Transistores de Efeito de Campo de Junc˘ao~cfts/index_arquivos/Elet2/Apostila/... · 2019. 3....

Capıtulo IV

Transistores de Efeito de Campo

de Juncao

O termo transistor de efeito de campo e utilizado para indicar que o fluxo de corrente eletrica

no transistor e controlado atraves do campo eletrico aplicado ao dispositivo. Os dois principais

transistores de efeito de campo utilizados em projetos de circuitos eletronicos sao o JFET (Junction

Field-Effect Transistor) e o MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). No

transistor de efeito de campo de juncao (JFET), o fluxo de corrente eletrica e controlado atraves

do campo eletrico aplicado a uma juncao PN reversamente polarizada. Ja no transistor de efeito

de campo metal-oxido-semicondutor (MOSFET), o fluxo de corrente e controlado atraves do campo

eletrico aplicado a um capacitor formado por uma camada de metal e outra de semicondutor, isoladas

por uma fina camada de oxido isolante. Neste capıtulo estudaremos o transistor de efeito de campo

de juncao (JFET). O estudo do MOSFET e deixado para o capıtulo seguinte.

Apesar de o transistor bipolar de juncao ter sido o primeiro tipo de transistor a ser construıdo e

comercializado, o JFET foi o primeiro transistor a ser idealizado. Em 1930, o fısico Austro-Hungaro

Julius Edgar Lilienfeld (1882-1963) registrou a patente1 de um dispositivo semicondutor capaz de

controlar o fluxo de corrente eletrica de maneira semelhante as valvulas do tipo triodo. No entanto,

naquela epoca ainda nao era possıvel construir um dispositivo semicondutor com as caracterısticas

idealizadas por Lilienfeld. E interessante mencionar que, em 1947, a equipe de William Shockley,

John Bardeen e Walter Brattain, nos Laboratorios Bell, estava empregando esforcos na tentativa

de construir justamente o dispositivo idealizado por Lilienfeld, quando acabaram desenvolvendo o

transistor bipolar de juncao. O primeiro JFET pratico, entretanto, foi obtido somente em 1953 por

G. C. Dacey e I. M. Ross.

Ao contrario dos transistores bipolares de juncao, os transistores de efeito de campo sao disposi-

tivos unipolares, ou seja, a corrente eletrica nesses transistores depende apenas do fluxo de um tipo

de portador majoritario — eletrons ou buracos. Alem disso, quando comparados com os transistores

bipolares, os transistores de efeito de campo apresentam as seguintes vantagens:

• Sao mais simples de se fabricar e ocupam areas de silıcio bem menores, facilitando a miniatu-

rizacao de circuitos integrados.

• Sao dispositivos simetricos, o que facilita a implementacao de chaves analogicas.

• Sao mais estaveis termicamente.

1US1745175(A) - Method and apparatus for controlling electric currents.

147

Capıtulo IV 148

• Permitem a construcao de amplificadores com impedancias de entrada muito mais altas que

as conseguidas com qualquer topologia que empregue transistores bipolares.

• Permitem a construcao de amplificadores com melhor linearidade.

• Permitem a construcao de circuitos digitais com consumo de potencia muito inferior aos equi-

valentes construıdos com transistores bipolares.

• Introduzem menos ruıdo nos circuitos.

Todavia, a grande desvantagem dos transistores de efeito de campo esta no fato de que os ganhos

de tensao alcancados por amplificadores construıdos com esse tipo de transistor sao significativa-

mente menores que os conseguidos com transistores bipolares.

Assim como os transistores bipolares, os transistores de efeito de campo de juncao podem ser

construıdos em duas versoes, apresentadas na Fig. IV.1. Os tres terminais do JFET sao denominados

fonte (S - Source), dreno (D - Drain) e porta (G - Gate). O dispositivo representado na Fig. IV.1(a)

e construıdo a partir de um bloco semicondutor tipo N, com dois implantes laterais do tipo P

fortemente dopados. Como o bloco do tipo N forma um canal para a conducao de corrente eletrica

entre os terminais de dreno (D) e fonte (S), esse dispositivo e denominado JFET de Canal-N.

Analogamente, o dispositivo da Fig. IV.1(b) e denominado JFET de Canal-P.

+ +

D

S

G

(a)

D

S

G + +

(b)

Figura IV.1: Construcao fısica dos dois tipos de transistores de efeito de campo de juncao: o JFET deCanal-N (a) e o JFET de Canal-P (b).

Em um JFET, o potencial eletrico de porta (G), aplicado a ambos os implantes laterais da Fig.

IV.1, e utilizado para controlar o fluxo de corrente entre os terminais de dreno (D) e fonte (S). Ao

contrario do transistor bipolar, o potencial eletrico aplicado ao terminal de porta (G) deve ser tal

que as juncoes PN existentes no JFET deverao sempre estar reversamente polarizadas. O motivo

para essa restricao ficara claro para o leitor na proxima secao.

Outra caracterıstica bastante interessante do JFET e a sua simetria. Note, na Fig. IV.1 que os

terminais de dreno (D) e fonte (S) sao perfeitamente intercambiaveis, permitindo ao JFET conduzir

corrente eletrica em ambos os sentidos. A nomenclatura dos terminais, entretanto, e convencionada

de modo que os portadores de carga que constituem a corrente eletrica sempre se movimentem do

terminal de fonte em direcao ao dreno. Dessa forma, se o sentido de circulacao de corrente no

dispositivo for invertido, devemos tambem inverter os nomes dos seus terminais. Essa simetria nao

EEL410 Eletronica II - Prof. Carlos Fernando Teodosio Soares - Poli/UFRJ

Capıtulo IV 149

e verificada nos transistores bipolares, pois as regioes de coletor e emissor apresentam nıveis de

dopagem diferentes.

Para representar os transistores de efeito de campo de juncao em diagramas esquematicos de

circuitos, empregamos os sımbolos apresentados na Fig. IV.2 para os JFETs de Canal-N e de

Canal-P. O terminal com a seta identifica a porta (G) — em virtude da simetria do JFET, os

terminais de dreno (D) e fonte (S) nao possuem nenhuma diferenca nos sımbolos da Fig. IV.2. O

sentido da seta segue o mesmo padrao adotado no sımbolo do diodo, onde a seta aponta da regiao

P para a regiao N. No caso do JFET de Canal-N, a porta e formada por um implante do tipo P e o

canal entre o dreno e a fonte e formado por um bloco do tipo N. Assim, a seta no sımbolo da Fig.

IV.2(a) aponta da porta para o canal. Analogamente, no sımbolo do JFET de Canal-P apresentado

na Fig. IV.2(b), a seta aponta do canal (tipo P) para a porta (tipo N).

D

S

G

(a)

D

S

G

(b)

Figura IV.2: Sımbolos usados para representar o JFET de Canal-N (a) e o JFET de Canal-P (b).

IV.1 - Operacao Fısica do JFET

O controle do fluxo de corrente eletrica em um JFET e realizado atraves do campo eletrico

aplicado a uma juncao PN reversamente polarizada. Neste caso, a juncao PN a que nos referimos e

a juncao entre a porta e o canal do JFET.

No Capıtulo II, foi mostrado que o fluxo de difusao de portadores majoritarios em uma juncao

PN da origem a chamada regiao de deplecao, conforme mostrado na Fig. IV.3(a). Nessa regiao,

os eletrons livres provenientes do semicondutor tipo N, se recombinam com buracos ao adentrarem

no bloco tipo P. Analogamente, os buracos provenientes do lado P tambem se recombinam com os

eletrons ao adentrarem no lado N. Esse processo faz com que a regiao de deplecao apresente cargas

estaticas — em virtude da transferencia de portadores de carga de um lado para o outro da juncao —

Região de Depleção

E E0 V+

VR

(a)

E E0 V+

VR

Região de Depleção

(b)

Figura IV.3: Regiao de deplecao em uma juncao PN reversamente polarizada (a) e o seu progressivoalargamento (b) provocado por um aumento na tensao reversa VR.


Capıtulo IV 150

e seja isolante — em virtude da ausencia de portadores livres para constituir uma corrente eletrica.

Lembre-se que e justamente o acumulo de cargas estaticas na regiao de deplecao que da origem ao

campo eletrico de barreira ~E0 que e o responsavel por suspender o fluxo de difusao de cargas em

uma juncao PN em equilıbrio.

Ao aplicarmos uma fonte de tensao VR com a polaridade indicada na Fig. IV.3, o campo eletrico~EV criado pela fonte VR contribui para reforcar o campo de barreira ~E0. Assim, o campo de barreira

e reforcado e o fluxo de difusao continua interrompido. Entretanto, a aplicacao da polarizacao reversa

faz com que os eletrons majoritarios do semicondutor tipo N sejam atraıdos pelo polo positivo de

VR, e os buracos do lado P sejam atraıdos pelo polo negativo. Isso tem como efeito o alargamento

da regiao de deplecao, que se torna mais larga a medida que a tensao reversa VR aumenta. Essa

situacao esta ilustrada na Fig. IV.3.

Assim, temos que a largura da regiao de deplecao pode ser modulada atraves da tensao reversa

aplicada a mesma. Esse e o princıpio fısico que permite o controle do fluxo de corrente em um JFET.

IV.1.1 - Operacao do JFET de Canal-N

Em nosso estudo sobre a operacao fısica do JFET, vamos considerar, inicialmente, o funcio-

namento do transistor de canal-N. Na Fig. IV.4 e apresentado um circuito onde duas fontes de

tensao VGS e VDS sao aplicadas a um JFET de canal-N. Note que a fonte VGS , entre os terminais

de porta (G) e fonte (S), apresenta uma polaridade negativa para manter as juncoes PN do JFET

reversamente polarizadas.

Aplicando uma fonte de tensao VDS > 0 ao circuito da Fig. IV.4, os eletrons do canal tipo N

serao impulsionados pelo campo eletrico criado por VDS e constituirao uma corrente eletrica ID.

Observe que a polaridade de VDS esta coerente com a definicao dos terminais de fonte (S) e de dreno

(D), onde os portadores de carga majoritarios — eletrons — devem partir do terminal de fonte e se

movimentarem em direcao ao dreno.

Neste ponto, e necessario chamar a atencao do leitor para dois pontos importantes que dife-

renciam o JFET dos transistores bipolares. O primeiro diz respeito ao mecanismo de conducao de

corrente eletrica no JFET. Diferentemente dos diodos e dos transistores bipolares, cujo mecanismo

de conducao predominante e o de difusao, no JFET o mecanismo de conducao de corrente eletrica

D

S

GVDS

VGS

ID

+ +

0

Figura IV.4: Aplicando uma tensao VGS ≤ 0, as juncoes PN estarao reversamente polarizadas e,consequentemente, a corrente de porta (G) sera aproximadamente nula. Ao aplicarmos uma pequena

tensao VDS > 0, havera a circulacao de uma corrente eletrica ID atraves do canal entre o dreno (D) e afonte (S), fazendo o JFET operar como um resistor.


Capıtulo IV 151

D

S

GVDS

VGS

ID

+ +

0

Figura IV.5: Aumentando o modulo da tensao reversa VGS , as regioes de deplecao se alargam,estreitando a largura do canal.

no canal e o de deriva. Alem disso, e muito importante que o leitor perceba que a corrente eletrica

no terminal de porta (G) e aproximadamente nula, pois as juncoes PN do JFET estao reversamente

polarizadas. Assim, a corrente de porta em um JFET e IG ∼= 0 e as correntes de dreno ID e fonte

IS sao iguais.

Em nossa primeira analise do circuito da Fig. IV.4, faremos uma varredura na tensao VGS ,

mantendo fixa a tensao VDS em um valor baixo, porem positivo. Partindo de VGS = 0, as regioes

de deplecao das juncoes PN do JFET nao estarao muito largas, permitindo a circulacao de corrente

eletrica atraves do canal. Portanto, o JFET funcionara como um simples resistor, cuja resistencia

depende da resistividade do material semicondutor e das dimensoes geometricas do canal tipo N.

Fazendo agora VGS < 0 e aumentando progressivamente o seu modulo — ou seja, tornando

VGS cada vez mais negativa —, as regioes de deplecao do JFET ficarao gradualmente mais largas,

estreitando o canal tipo N. Esse estreitamento do canal, ilustrado na Fig. IV.5, contribui para o

aumento da resistencia exibida pelo JFET entre os seus terminais de dreno e fonte — lembre-se de

que a regiao de deplecao e isolante e a corrente eletrica somente podera circular atraves do canal.

Se tracarmos um grafico da corrente ID em funcao da tensao VDS , teremos que a relacao entre

essas duas grandezas sera aproximadamente uma reta para pequenos valores de VDS , indicando

que o JFET esta funcionando como um resistor linear. Alem disso, se tracarmos um grafico de

ID × VDS para diferentes valores da tensao VGS < 0, teremos uma famılia de curvas semelhante

aquela ilustrada na Fig. IV.6. Nessas curvas, a inclinacao dID/dVDS representa a condutancia

ID

VDS

Inclinação diminuiconforme | | aumentaVGS

Figura IV.6: Conforme o canal vai sendo estrangulado com o aumento de |VGS |, a condutancia do canalvai diminuindo, levando ao decrescimento da derivada da curva ID × VDS .


Capıtulo IV 152

D

S

GVDS

VGS

0

+ +

0

Figura IV.7: Quando a tensao VGS atinge o valor de pinch-off VP < 0, a largura das regioes de deplecaoe tao grande que o canal e completamente estrangulado, impedindo o fluxo de corrente,

independentemente da tensao VDS .

do JFET. Assim, ao tornarmos VGS progressivamente mais negativa, a condutancia do JFET vai

gradualmente sendo reduzida em virtude do estreitamento do canal. Esses resultados nos mostram

que o JFET, para pequenos valores de VDS , pode ser utilizado como um resistor cuja resistencia e

ajustada pela tensao VGS .

Continuando a aumentar o modulo da tensao VGS , chegaremos a um ponto em que as regioes de

deplecao do JFET estarao tao largas que o canal tipo N ficara completamente estrangulado, conforme

ilustrado na Fig. IV.7. Nessa situacao, os terminais de dreno e fonte estarao completamente isolados

entre si, fazendo com que a corrente ID se torne nula. A tensao VGS que provoca o estrangulamento

total do canal e um importante parametro do JFET e e chamada tensao de pinch-off VP . Dessa

forma, o JFET conduzira corrente eletrica somente se VP < VGS < 0. Por outro lado, para VGS ≤VP , o canal estara estrangulado e o JFET operara como um circuito aberto.

Uma vez analisado o comportamento do JFET com respeito a variacoes na tensao VGS , vamos

agora estudar a influencia da tensao VDS na operacao fısica do transistor. Para isso, no arranjo da

Fig. IV.8 vamos fixar a tensao VGS em um valor dentro do intervalo VP < VGS ≤ 0, e fazer uma

varredura na tensao VDS . Dessa forma, aumentando progressivamente a tensao VDS a partir de zero,

D

S

GVDS

VGS

ID

+ +

0

Figura IV.8: Mantendo VP < VGS ≤ 0 e aumentando progressivamente a tensao VDS , a diferenca depotencial entre porta (G) e dreno (D) ficara gradualmente mais negativa que a diferenca entre porta (G) e

fonte (S). Isso fara com que a largura da regiao de deplecao seja maior nas proximidades do dreno.


Capıtulo IV 153

a diferenca de potencial entre os terminais de porta e dreno VGD = VGS − VDS vai gradualmente se

tornando consideravelmente mais negativa que a tensao VGS — a qual esta sendo mantida constante

nesta analise. Consequentemente, como VGD assume um valor consideravelmente mais negativo que

VGS , a largura da regiao de deplecao nas proximidades do dreno sera maior que a largura verificada

nas proximidades com a fonte. Essa situacao esta ilustrada na Fig. IV.8.

Esse estreitamento do canal nas proximidades da regiao do dreno tem como consequencia um

incremento na resistencia do JFET com o aumento da tensao VDS . Se tracarmos uma nova famılia

de curvas ID × VDS para valores maiores da tensao VDS , observaremos o efeito mostrado na Fig.

IV.9, onde a derivada das curvas — isto e, a condutancia do canal do JFET — vai gradualmente

decrescendo, conforme a tensao VDS vai progressivamente aumentando. Isso significa que, para

grandes valores da tensao VDS , o JFET exibira uma resistencia nao linear.

ID

VDS

Corrente diminuiconforme | | aumentaVGS

Figura IV.9: Conforme o canal vai sendo estrangulado nas proximidades do dreno, a condutancia doJFET, ou seja, a derivada da curva ID × VDS , vai diminuindo conforme a tensao VDS vai aumentando.

Continuando a elevar a tensao VDS , chegaremos a um ponto em que a diferenca de potencial

entre a porta e o dreno atinge o valor de pinch-off, ou seja, VGD = VP . Nesse ponto, o canal sera

estrangulado apenas em uma pequena porcao nas proximidades da regiao do dreno, conforme ilustra

a Fig. IV.10. Entretanto, ao contrario do que foi observado anteriormente na Fig. IV.7, esse pequeno

estrangulamento do canal nao ira cessar completamente a corrente ID no JFET. Isso acontece porque

o trecho estrangulado do canal na Fig. IV.10 e muito curto e praticamente toda a tensao VDS estara

aplicada a esse pequeno trecho, resultando em um campo eletrico tao intenso que e capaz de manter

o fluxo de eletrons atraves do canal do JFET. Outra maneira de se entender porque esse pequeno

D

S

GVDS

VGS

ID

+ +

0

Figura IV.10: Aumentando a tensao VDS ate que a diferenca de potencial VGD atinja o valor depinch-off, o canal ficara estrangulado apenas em uma pequena regiao nas proximidades do dreno.


Capıtulo IV 154

estrangulamento nao consegue extinguir a corrente ID e atraves do fato de que o estrangulamento

do canal e causado pela propria corrente ID. Isso acontece porque a variacao gradual da largura

da regiao de deplecao ao longo do canal — tal qual mostrada na Fig. IV.10 — e resultado da

gradativa variacao de tensao ao logo do canal que, por sua vez, e causada justamente pela circulacao

da corrente ID atraves da resistencia distribuıda pelo comprimento do bloco semicondutor. Assim,

caso o estrangulamento do canal interrompesse a corrente ID, a variacao gradual da largura da

regiao de deplecao iria se desfazer, desfazendo tambem o proprio estrangulamento.

A situacao ilustrada na Fig. IV.10 acontecera sempre que VP < VGS ≤ 0 e VGD ≤ VP , ou seja:

VG − VD ≤ VP .

Somando e subtraindo a tensao na fonte VS no primeiro termo da inequacao acima, teremos:

VG − VS − VD + VS ≤ VP ,

VGS − VDS ≤ VP .

Assim, no que diz respeito a tensao VDS , o estrangulamento do canal ira acontecer quando:

VDS ≥ VGS − VP . (IV.1)

No grafico das curvas caracterısticas ID ×VDS , quando o canal e estrangulado nas proximidades

do dreno, a derivada das curvas se anula e a corrente ID passa a assumir um valor aproximadamente

constante para tensoes VDS ≥ VGS −VP . Esse comportamento da corrente ID esta ilustrado na Fig.

IV.11. Para entender porque isso acontece, observe novamente a Fig. IV.10. Note que o pequeno

trecho em que ocorre o estrangulamento apresenta uma altıssima resistencia eletrica em comparacao

com o restante do canal. Assim, e de se esperar que praticamente toda a tensao VDS aplicada ao

canal do JFET apareca exclusivamente sobre esse trecho estrangulado. Dessa forma, todo o restante

do canal estara submetido a quase nenhuma tensao, o que elimina a dependencia da corrente ID

com respeito a resistencia do canal e tambem com respeito a tensao VDS .

ID

VDS

Figura IV.11: Quando o canal estiver estrangulado em uma pequena porcao nas proximidades do dreno,a derivada da curva ID × VDS sera nula. A partir desse ponto, a corrente ID satura em um valor maximo e

permanece constante para VDS ≥ VGS − VP .

O leitor mais atento ja deve ter percebido que a famılia de curvas ID × VDS mostrada na Fig.

IV.11 e bastante similar as curvas IC × VCE obtidas anteriormente para o transistor bipolar de

juncao e apresentadas na Fig. III.23.


Capıtulo IV 155

IV.1.2 - Operacao do JFET de Canal-P

O comportamento fısico do JFET de canal-P e muito similar ao do JFET de canal-N. A principal

diferenca esta no fato de que todas as polaridades das tensoes e o sentido de circulacao da corrente

ID devem ser invertidos em relacao ao que foi discutido na secao anterior.

Na Fig. IV.12 e apresentado um circuito bastante similar aquele estudado na secao anterior, com

a diferenca de que o JFET utilizado e o de canal-P. Nesse circuito, note que a tensao VGS aplicada

entre os terminais de porta (G) e fonte (S) e positiva, com o objetivo de manter as juncoes do JFET

reversamente polarizadas.

D

S

G VDS

VGS

ID

+ +

0

Figura IV.12: Aplicando uma tensao VGS ≥ 0, as juncoes PN estarao reversamente polarizadas e,consequentemente, a corrente de porta (G) sera aproximadamente nula. Ao aplicarmos uma pequena

tensao VDS < 0, havera a circulacao de uma corrente eletrica ID atraves do canal entre o dreno (D) e afonte (S), fazendo o JFET operar como um resistor.

Ja a tensao VDS aplicada entre os terminais de dreno (D) e fonte (S) apresenta uma polaridade

negativa. Dessa forma, o campo eletrico criado por VDS ao longo do canal fara com que os portadores

majoritarios — buracos — se movimentem em direcao ao terminal de dreno, partindo do terminal

de fonte. Consequentemente, ao adotarmos VDS < 0, respeitamos a convencao adotada para a

nomenclatura dos terminais de dreno e fonte, onde a fonte “fornece” os portadores majoritarios do

canal e o dreno e o responsavel por “drena-los”.

Como as juncoes PN do JFET estao reversamente polarizadas, novamente nao teremos uma

apreciavel corrente eletrica atraves do terminal de porta — ou seja, novamente teremos IG ∼= 0.

Alem disso, enquanto a tensao VGS aplicada ao circuito for pequena o suficiente para nao ocorrer o

estrangulamento total do canal, o JFET de canal-P tambem funcionara como um resistor controlado

pela tensao VGS — onde a resistencia do canal tipo P sera tao maior quando maior for a tensao

reversa VGS aplicada as juncoes PN.

Se aumentarmos demasiadamente a tensao reversa VGS , chegaremos ao ponto em que as regioes

de deplecao do JFET estarao tao largas que o canal sera totalmente estrangulado, conforme esta

ilustrado na Fig. IV.13. Nessa situacao, teremos ID = 0, independentemente da tensao VDS

aplicada. Esse estrangulamento total do canal ocorrera para VGS ≥ VP , onde VP e a tensao de pinch-

off do JFET. Para que o canal nao esteja estrangulado e ID 6= 0, devemos ter que 0 ≤ VGS < VP .

Note que a tensao de pinch-off do JFET de canal-P e positiva, em virtude da polaridade que

a tensao VGS deve assumir para manter as juncoes PN reversamente polarizadas. Por outro lado,

na secao anterior foi mostrado que a tensao de pinch-off do transistor de canal-N e negativa, pois

devemos ter VGS ≤ 0 para aquele tipo de transistor.


Capıtulo IV 156

D

S

G VDS

VGS

+ +

0

0

Figura IV.13: Quando a tensao VGS atinge o valor de pinch-off VP > 0, a largura das regioes de deplecaoe tao grande que o canal e completamente estrangulado, impedindo o fluxo de corrente,

independentemente da tensao VDS .

Mantendo a tensao VGS fixa em algum ponto do intervalo 0 ≤ VGS < VP , se tornarmos a tensao

VDS ≤ 0 progressivamente mais negativa, teremos o efeito ilustrado na Fig. IV.14, onde a regiao de

deplecao do JFET se torna mais larga nas proximidades do dreno. Isso acontece porque a tensao

reversa VGD = VGS − VDS vai se tornando progressivamente maior que VGS , conforme a tensao

VDS se torna cada vez mais negativa. Dessa forma, com VGD > VGS , e de se esperar que a largura

da regiao de deplecao na regiao do dreno seja maior que na regiao da fonte. Consequentemente,

assim como no caso do JFET de canal-N, esse efeito faz com que a resistencia exibida pelo JFET

de canal-P tambem apresente um comportamento nao linear.

Se continuarmos a tornar a tensao VDS ainda mais negativa, o aumento na tensao VGD tornara

o canal cada vez mais estreito na regiao do dreno, ate que ocorrera o estrangulamento ilustrado na

Fig. IV.15. Tal estrangulamento acontecera quando VGD ≥ VP , ou seja:

VGS − VDS ≥ VP ,

VDS ≤ VGS − VP . (IV.2)

D

S

G VDS

VGS

ID

+ +

0

Figura IV.14: Mantendo 0 ≤ VGS < VP e tornando a tensao VDS progressivamente mais negativa, atensao VGD ficara gradualmente maior que a tensao VGS . Isso fara com que a largura da regiao de

deplecao seja maior nas proximidades do dreno.


Capıtulo IV 157

D

S

G VDS

VGS

ID

+ +

0

Figura IV.15: Tornando a tensao VDS cada vez mais negativa, ate que VGD atinja o valor de pinch-off, ocanal ficara estrangulado apenas em uma pequena regiao nas proximidades do dreno.

Note que em (IV.2), temos que 0 ≤ VGS < VP . Portanto, a condicao acima nos diz que o canal tipo

P estara estrangulado nas proximidades do dreno quando VDS for mais negativa que VGS − VP .

Observe que a inequacao (IV.2) e exatamente o oposto de (IV.1), obtida para o JFET de canal-N.

Essa diferenca e uma consequencia direta da inversao de polaridade que as tensoes VGS , VDS e VP

apresentam no JFET de canal-P.

Na situacao lustrada na Fig. IV.15, o pequeno estrangulamento do canal nas proximidades do

dreno nao e capaz de interromper a corrente ID. No entanto, assim como foi verificado no JFET de

canal-N, esse estrangulamento faz com que a corrente ID permaneca aproximadamente constante

para VDS ≤ VGS − VP .

Observacao

ID

Fonte

Porta

Dreno

Uma analogia muito util para resumir a operacao fısica do

JFET pode ser tracada ao compararmos o funcionamento desse

transistor com uma pia de cozinha. Nessa analogia, o encana-

mento funciona como a fonte (S) — nesse caso, e a fonte de

agua —, o dreno (D) funciona como o ralo e a porta (G) faz o

papel da valvula da torneira. Entao, assim como a tensao de

porta controla o fluxo de corrente no JFET, a torneira controla

o fluxo de agua na pia atraves do estrangulamento do canal por

onde o lıquido escoa.

IV.1.3 - Construcao Fısica Planar do JFET

Por fim, deve ser mencionado que a constituicao fısica do JFET apresentada na Fig. IV.1

nao e adequada para a construcao desse transistor em circuito integrado, porque o processo de

fabricacao de circuitos integrados nao permite a implantacao de dopantes em ambos os lados do

wafer. Portanto, ha a necessidade de se utilizar uma geometria de construcao do JFET em que os

implantes de dopantes sejam realizados em apenas uma das faces do wafer.

Essa geometria planar e apresentada na Fig. IV.16 para um JFET de canal-N. Nesse arranjo,

o JFET e montado sobre um substrato do tipo P — que representa justamente o wafer onde os


Capıtulo IV 158

Dreno

N

N

P

PSubstrato

Porta

Fonte

(a)

P

P+ P+N

ID

Substrato

DrenoPorta Fonte

(b)

Figura IV.16: Construcao fısica de um JFET de Canal-N em um processo de fabricacao planar decircuitos integrdos, mostrando a vista de cima (a) e em corte (b).

circuitos integrados sao construıdos. Para que o leitor consiga visualizar o funcionamento desse

JFET, a Fig. IV.16(b) tambem mostra o sentido convencional de circulacao da corrente ID.

IV.2 - Modelagem Matematica do JFET

Em nosso estudo sobre a operacao fısica do JFET, conseguimos identificar tres modos de operacao

bem distintos:

• Modo de Corte: ocorre quando a tensao VGS ultrapassa o valor de pinch-off e o canal e

totalmente estrangulado, cessando completamente a circulacao de corrente entre os terminais

de dreno e fonte.

• Modo de Triodo: corresponde a operacao do JFET como um resistor nao linear, cuja resistencia

e controlada pela tensao VGS . Nesse modo de operacao, o JFET se comporta de maneira similar

as valvulas triodo que eram amplamente utilizadas antes do advento dos transistores.

• Modo de Saturacao: ocorre quando o canal esta estrangulado apenas em uma pequena porcao

nas proximidades do dreno, fazendo com que a corrente ID sature em um valor maximo que

praticamente independe da tensao VDS .

A seguir serao estudados os modelos matematicos que nos permitirao relacionar a corrente de

dreno ID com as tensoes VGS e VDS aplicadas ao JFET. Esses modelos foram desenvolvidos por

William Bradford Shockley, o mesmo pesquisador que integrou a equipe que desenvolveu e modelou

o transistor bipolar de juncao.

IV.2.1 - JFET Operando no Modo de Corte

O modo de corte e definido como sendo o modo de operacao em que o canal do JFET esta

totalmente estrangulado e, portanto, nao havera circulacao de corrente entre os terminais de dreno

e fonte, independentemente da tensao VDS aplicada. Nesse modo de operacao, o JFET funcionara

como uma chave aberta.

No caso do JFET de canal-N, a operacao no modo de corte esta ilustrada na Fig. IV.17(a). Para

que o canal esteja completamente estrangulado, a tensao VGS aplicada ao transistor deve superar a

tensao de pinch-off VP , ou seja:

VGS ≤ VP < 0. (IV.3)


Capıtulo IV 159

D

S

G

0

+ +

VDS>

0

VGS<VP

0

(a)

D

S

G

0VDS<

0

0

+ +

VGS

VP

>

(b)

Figura IV.17: JFET de canal-N (a) e de canal-P (b) operando no modo de corte.

A tensao de pinch-off e um parametro do transistor e e normalmente informada pelo fabricante

no manual do dispositivo. Para um JFET de canal-N, VP deve ser negativa e pode ser estimada

teoricamente atraves da seguinte expressao:

VP = −q NDW2

8 ε, (IV.4)

onde q e a magnitude da carga do eletron, ND e a concentracao de dopantes doadores por centımetro

cubico do canal tipo N, W e a largura do canal entre os dois implantes de porta e ε e a permissividade

eletrica do material do canal.

Ja no caso do transistor de canal-P, o estrangulamento total do canal, conforme ilustrado na Fig.

IV.17(b), ocorrera quando:

0 < VP ≤ VGS , (IV.5)

onde a tensao de pinch-off VP e positiva e pode ser calculada atraves de:

VP =q NAW

2

8 ε. (IV.6)

Neste caso, o parametro NA representa a concentracao de impurezas aceitadoras do canal tipo P.

IV.2.2 - JFET Operando no Modo de Triodo

O modo de triodo e definido como sendo o modo de operacao em que o canal do JFET nao

apresenta nenhum estrangulamento. Esse cenario e ilustrado na Fig. IV.18 para ambos os tipos de

JFET. Dessa forma, o transistor funcionara como um resistor nao linear, cuja resistencia e controlada

pela tensao VGS . Por essa razao, o modo de triodo tambem e frequentemente chamado de modo

ohmico.

Para que o JFET opere no modo de triodo, a tensao VGS nao podera superar o valor de pinch-off

e a tensao VDS nao deve superar o limite em que o canal e estrangulado nas proximidades do dreno.

No caso do JFET de canal-N, essas duas condicoes sao expressas, respectivamente, por:VP < VGS ≤ 0

VDS < VGS − VP(IV.7)


Capıtulo IV 160

D

S

G

0

IDVGS<

VP<

0

VDS

VGSVP

<-

+ +

(a)

D

S

G

0

ID

+ +

VGS

<VP

<0

VDS

VGSVP

>-

(b)

Figura IV.18: JFET de canal-N (a) e de canal-P (b) operando no modo de triodo.

Ja as condicoes que o JFET de canal-P deve satisfazer para operar no modo de triodo sao:0 ≤ VGS < VP

VDS > VGS − VP(IV.8)

No modo de triodo, a corrente eletrica que circula pelo canal do JFET pode ser calculada

aproximadamente atraves da seguinte expressao empırica:

ID = IDSS

[2

(1− VGS

VP

)·(−VDS

VP

)−(VDS

VP

)2], (IV.9)

onde IDSS (Drain-to-Source Saturation Current) e um parametro do JFET que depende da constru-

cao fısica do dispositivo. Essa equacao e uma aproximacao de um modelo consideravelmente mais

complexo, deduzido a partir da modelagem fısica deste dispositivo semicondutor2. Apesar de ser

aproximado, os resultados previstos por esse modelo sao bastante coerentes com o comportamento

real de JFETs de canal longo. Portanto, este sera o modelo adotado no presente texto para a

realizacao de calculos manuais.

Deve ser mencionado que o modelo (IV.9) e valido tanto para o JFET de canal-N, como tambem

para o de canal-P, pois (VGS/VP ) ≥ 0 e (VDS/VP ) < 0 para ambos os transistores operando em

triodo. A unica diferenca estara nos parametros IDSS e VP , que podem assumir valores diferentes

para cada transistor.

IV.2.3 - JFET Operando no Modo de Saturacao

Finalmente, o modo de saturacao e definido como sendo aquele em que o canal do JFET esta

estrangulado apenas em uma pequena porcao nas proximidades da regiao do dreno. Essa situacao

esta ilustrada na Fig. IV.19 para ambos os tipos de JFET. Dessa forma, a corrente de dreno estara

saturada em um valor que praticamente independe da tensao VDS . Assim, no modo de saturacao,

o transistor estara operando como uma fonte de corrente controlada quase que exclusivamente pela

tensao VGS . Por esse motivo, o modo de saturacao e frequentemente chamado de modo linear, pois

e ideal para empregar o JFET como um elemento amplificador aproximadamente linear.

2LIOU, Juin J. Advanced Semiconductor Device Physics and Modeling. Artech House, 1994.


Capıtulo IV 161

D

S

G

0

ID

VGS<

VP<

0

VDS

VGSVP

->

+ +

(a)

D

S

G

0

ID

+ +

VGS

<VP

<0

VDS

VGSVP

-<

(b)

Figura IV.19: JFET de canal-N (a) e de canal-P (b) operando no modo de saturacao.

Assim como no modo de triodo, para que o JFET opere no modo de saturacao, a tensao VGS nao

podera superar o valor de pinch-off. Entretanto, no modo de saturacao, a tensao VDS deve superar

o limite em que o canal e estrangulado nas proximidades do dreno. Dessa forma, no caso do JFET

de canal-N, essas duas condicoes sao expressas, respectivamente, por:VP < VGS ≤ 0

VDS ≥ VGS − VP(IV.10)

Ja as condicoes que o JFET de canal-P deve satisfazer para operar no modo de saturacao sao:0 ≤ VGS < VP

VDS ≤ VGS − VP(IV.11)

Para obter uma expressao matematica que permita calcular a corrente ID em um JFET operando

no modo de saturacao, adotamos a seguinte estrategia: partindo do transistor no modo de triodo,

elevamos progressivamente a tensao VDS ate que o canal seja estrangulado em uma pequena porcao

nas proximidades do dreno. A partir desse ponto, a famılia de curvas da Fig. IV.11 nos mostra que

a corrente ID assumira um valor constante e independente da tensao VDS . Isso significa que, no

modo de saturacao, a corrente ID permanecera com o mesmo valor que tinha no ponto de transicao

entre os modos de triodo e de saturacao, ou seja, quando VDS = VGS − VP . Dessa forma, podemos

calcular a corrente ID no modo de saturacao a partir de (IV.9), fazendo

ID = IDSS

[2

(1− VGS

VP

)·(− VGS − VP

VP

)−(VGS − VP

VP

)2]

ID = IDSS

[2

(VP − VGS

VP

)2

−(VGS − VP

VP

)2]

Como (VP − VGS)2 = (VGS − VP )2, entao, teremos que a corrente de dreno em um JFET operando

no modo de saturacao sera:

ID = IDSS

(1− VGS

VP

)2

. (IV.12)


Capıtulo IV 162

Note que essa expressao esta de acordo com os graficos da Fig. IV.11, onde a corrente ID independe

da tensao VDS no modo de saturacao. Alem disso, a expressao (IV.12) nos permite definir o para-

metro IDSS como sendo a corrente que sera observada no dreno quando o JFET estiver operando

no modo de saturacao com VGS = 0.

Por fim, tambem deve ser mencionado que a expressao (IV.12) pode ser utilizada para calcular

a corrente de dreno em ambos os tipos de JFET.

IV.3 - Curvas Caracterısticas do JFET

Uma vez modelado o comportamento fısico do JFET, vamos agora apresentar as principais

curvas caracterısticas desse transistor. Tais curvas proporcionarao ao leitor uma forma visual de

compreender o comportamento eletrico do JFET.

Nesta secao serao apresentadas exclusivamente as curvas caracterısticas referentes ao JFET de

canal-N. As curvas relativas ao JFET de canal-P sao analogas e, por isso, serao omitidas aqui.

IV.3.1 - Caracterıstica ID × VGS

Na Fig. IV.20(a) e apresentado o circuito adotado para a obtencao de todas as curvas caracterıs-

ticas estudadas aqui. Para obter especificamente a curva ID × VGS , realizaremos uma varredura na

tensao VGS ≤ 0, enquanto que a fonte VDS e mantida fixa em um valor tal que o JFET permaneca

no modo de saturacao durante toda a varredura de VGS . Dessa forma, medindo-se a corrente ID

para cada valor de VGS aplicado, obteremos o grafico da Fig. IV.20(b).

ID

VGS

J1

< 0

VDS

(a)

ID

VGS

IDSS

VP

(b)

Figura IV.20: Circuito (a) utilizado para obter a curva caracterıstica ID × VGS (b).

Observe que a curva da Fig. IV.20(b) esta de acordo com a equacao (IV.12), onde a corrente

ID varia quadraticamente com respeito a tensao VGS no intervalo VP < VGS ≤ 0. Entretanto,

para VGS ≤ VP , a expressao (IV.12) nao sera mais valida, pois o JFET estara no modo de corte e,

portanto, teremos ID = 0. Alem disso, o leitor tambem pode constatar, partir da curva caracterıstica

da Fig. IV.20(b), que a maior corrente que um JFET pode conduzir ao operar no modo de saturacao

e exatamente igual a IDSS .

Tambem e bastante instrutivo observar como a curva caracterıstica ID × VGS e afetada pela

variacao de temperatura. Na Fig. IV.21 e mostrada uma famılia de curvas, onde cada uma foi

obtida submetendo-se o JFET a uma temperatura diferente. Nesse grafico, conforme a temperatura

aumenta, verifica-se uma reducao significativa na corrente ID. Se compararmos os graficos das Fig.

IV.20(b) e IV.21, concluiremos que a variacao de temperatura afeta predominantemente o parametro

IDSS do JFET, que tende a decrescer com o incremento na temperatura. Alem disso, e importante


Capıtulo IV 163

ID

VGS

Figura IV.21: Famılia de curvas ID × VGS obtidas para diferentes temperaturas, onde a curva mais acimafoi obtida para a temperatura mais baixa e a curva mais abaixo foi obtida para a temperatura mais elevada.

observar que a variacao na temperatura exerce uma influencia consideravelmente menor sobre a

tensao de pinch-off VP do que aquela verificada sobre o parametro IDSS .

De acordo com a famılia de curvas da Fig. IV.21, ao aplicarmos uma tensao VGS fixa a um JFET,

podemos concluir que o aumento de temperatura provocado pela dissipacao de calor no proprio

dispositivo tendera a reduzir a corrente ID, diminuindo, consequentemente, a potencia dissipada.

Assim, a reducao da corrente ID com o aumento da temperatura atua como um mecanismo de

realimentacao negativa que estabiliza a potencia dissipada pelo JFET. Portanto, ao contrario do

que foi observado para o transistor bipolar, o JFET nao apresenta o problema de instabilidade

termica.

IV.3.2 - Caracterıstica ID × VDS

As curvas caracterısticas ID×VDS tambem podem ser obtidas atraves do mesmo circuito da Fig.

IV.20(a). Todavia, neste caso e realizada a varredura da tensao VDS ≥ 0, enquanto a tensao VGS e

mantida constante. Assim, medindo-se a corrente ID para cada valor de VDS , obteremos o grafico

da Fig. IV.22, onde cada curva foi obtida submetendo-se o JFET a uma tensao VGS diferente.

ID

VDS

Modo de TriodoModo de Saturação

Figura IV.22: Famılia de curvas ID × VDS , onde cada curva foi obtida para uma tensao VGS diferente.Neste grafico, a curva tracejada indica os pontos de transicao entre os modos de triodo e de saturacao.

Nas curvas caracterısticas da Fig. IV.22 e possıvel identificar as regioes do grafico em que

o JFET esta operando nos modos de triodo e de saturacao. No modo de triodo, a corrente ID

varia quadraticamente com a tensao VDS . Ja no modo de saturacao, a corrente ID permanece

aproximadamente constante e independente de VDS . O ponto de transicao entre os modos de triodo

e de saturacao ocorre quando VDS = VGS−VP . Assim, se substituirmos VGS = VDS +VP em (IV.9)


Capıtulo IV 164

ou em (IV.12), obteremos a equacao da parabola

ID = IDSS

(VDS

VP

)2

(IV.13)

que indica os pontos do grafico ID × VDS em que ocorre a transicao entre a operacao nos modos de

triodo e de saturacao. Essa fronteira e representada na forma de uma curva tracejada no grafico da

Fig. IV.22.

Observacao

Se o leitor comparar as curvas ID × VDS da Fig. IV.22 com as curvas IC × VCE obtidas para o

transistor bipolar na Fig. III.23, percebera uma grande semelhanca entre elas. Entretanto, nas

curvas caracterısticas do JFET, o ponto de transicao entre os modos de triodo e de saturacao muda

de uma curva para a outra, pois o ponto de transicao VDS = VGS − VP depende da tensao VGS .

Por outro lado, nas curvas caracterısticas do transistor bipolar, o ponto de transicao entre os modos

ativo e de saturacao ocorre em um valor fixo VCE∼= 0,2 V.

Alem disso, comparando as curvas caracterısticas dos dois tipos de transistor, podemos concluir que

o modo de triodo do JFET corresponde ao modo de saturacao do transistor bipolar, e o modo de

saturacao do JFET corresponde ao modo ativo do transistor bipolar. Portanto, o leitor deve ficar

atento a essas diferencas para nao confundir os modos de operacao.

Na Fig. IV.23 e apresentada uma correspondencia bastante ilustrativa entre os graficos das Figs.

IV.20(b) e IV.22. Nessa figura, o grafico de ID × VGS indica os valores de tensao VGS escolhidos

para tracar as curvas ID × VDS . Lembre-se que a curva ID × VGS ilustra a relacao entre ID e VGS

apenas para o JFET operando no modo de saturacao.

ID

VGS

IDSS

VP

ID

VDS

VGS = 0

Figura IV.23: Correspondencia entre os graficos das Figs. IV.20(b) e IV.22, evidenciando os valores deVGS adotados na obtencao das curvas ID × VDS .

Observando as curvas caracterısticas do JFET referentes a operacao no modo de triodo, notamos

que a relacao entre ID e VDS e aproximadamente linear quando consideramos pequenos valores da

tensao VDS . Na equacao (IV.9), se considerarmos VDS VGS − VP , podemos fazer a seguinte

aproximacao:

ID ∼= IDSS

[2

(1− VGS

VP

)·(−VDS

VP

)]∼= IDSS

(2VGS − VP

VP· VDS

VP

)∼= 2

IDSS

V 2P

(VGS − VP ) · VDS ,


Capıtulo IV 165

onde a relacao entre ID e VDS passa a ser linear. Assim, podemos considerar que, para VDS VGS − VP , o JFET funcionara aproximadamente como um resistor, cuja resistencia equivalente

entre os terminais de dreno e fonte e dada por:

RDS =VDS

ID=

V 2P

2 IDSS (VGS − VP ). (IV.14)

Observe que a resistencia RDS pode ser ajustada atraves da tensao VGS .

IV.3.3 - Efeito Early no JFET

No grafico das curvas ID×VDS apresentado na Fig. IV.22, a corrente ID nao e exatamente cons-

tante e independente de VDS na regiao que corresponde ao JFET operando no modo de saturacao.

Na realidade, a corrente ID experimenta um ligeiro acrescimo em seu valor conforme a tensao VDS

e aumentada. Isso acontece porque a elevacao da tensao VDS resulta em um aumento no campo

eletrico na pequena regiao em que o canal esta estrangulado nas proximidades do dreno. Consequen-

temente, os portadores de carga passam a atravessar a pequena regiao estrangulada com velocidades

cada vez maiores, resultando em um incremento na corrente ID, conforme VDS e aumentada.

Se tracarmos novamente a famılia de curvas ID×VDS , exagerando o valor maximo da varredura

da tensao VDS , obteremos o grafico da Fig. IV.24. Nesse grafico, observamos que a relacao entre ID

e VDS e aproximadamente linear na regiao em que o JFET esta operando no modo de saturacao.

Alem disso, se fizermos uma extrapolacao linear dessas curvas para VDS < VGS − VP , conforme

ilustrado nas retas tracejadas da Fig. IV.24, observaremos que todas as retas convergirao para o

mesmo ponto VDS = −VA, onde VA e a Tensao de Early do JFET.

ID

VDSVA

Figura IV.24: Curvas ID × VDS obtidas ate elevados valores de VDS , de modo a evidenciar a dependenciade ID com respeito a VDS no modo de saturacao.

Este Efeito Early nao esta modelado na equacao (IV.12) para o JFET operando no modo de

saturacao. Portanto, assim como foi feito para o transistor bipolar na Secao III.4, a equacao (IV.12)

deve ser adaptada para levar em conta a dependencia de ID com respeito a tensao VDS . Para isso,

vamos calcular a corrente ID no modo de saturacao usando a aproximacao linear ilustrada na Fig.

IV.24. Assim teremos que

ID = IDSS

(1− VGS

VP

)2

· (1 + λVDS) , (IV.15)

onde λ = 1/VA.

Por outro lado, nos casos em que o Efeito Early for desprezıvel, a expressao (IV.12) ainda

produzira resultados bastante coerentes com as medidas experimentais.


Capıtulo IV 166

IV.4 - Circuitos em Corrente Contınua com JFET

Uma vez apresentada a modelagem matematica do JFET, chegou o momento de tratarmos da

analise e projeto de circuitos contendo esse tipo de transistor. Nesta secao, iniciaremos com o

estudo de circuitos em corrente contınua (DC) que empregam JFETs. Primeiramente, abordaremos

a analise desses circuitos na Secao IV.4.1. Posteriormente, trataremos do projeto de polarizacao DC

na Secao IV.4.2.

IV.4.1 - Analise de Circuitos em Corrente Contınua

Em um circuito de corrente contınua, o JFET pode estar operando em corte, triodo ou saturacao.

Dessa forma, o modelo matematico que iremos utilizar para calcular as tensoes e as correntes no

circuito ira depender do modo de operacao em questao. Entretanto, nem sempre e possıvel decidir

a cerca do modo operacao sem dispor, a priori, das tensoes VGS e VDS a que o transistor esta

submetido no circuito.

Portanto, quando nao sabemos, a priori, qual modo de operacao considerar, devemos supor

inicialmente um modo de operacao qualquer e resolver o circuito considerando o modelo matematico

do modo de operacao proposto. Ao concluir a analise do circuito, devemos testar se as tensoes VGS

e VDS calculadas satisfazem as condicoes de operacao do JFET no modo de operacao suposto.

Caso as condicoes de operacao sejam satisfeitas, a suposicao inicial e os resultados obtidos estarao

corretos. Por outro lado, se os resultados obtidos para VGS e VDS nao forem coerentes com o modo

de operacao suposto, deveremos tentar outro modo de operacao e refazer a analise do circuito. Esse

processo deve ser repetido ate que os resultados obtidos estejam de acordo com o modo de operacao

considerado.

A seguir, sao apresentados alguns exemplos de analise de circuitos em corrente contınua para

ilustrar essa metodologia de analise.

Exemplo iv.1

VDD

1,0 k

= 10 V

2,0 kRD

RF

J1

No circuito da figura ao lado, considere que o JFET J1

apresenta IDSS = 8,0 mA e VP = −4,0 V. Dessa forma, de-

cida em que modo de operacao o transistor esta funcionando

e calcule a sua respectiva corrente de dreno.

Solucao:

No circuito deste exemplo, o terminal de porta esta conec-

tado a terra. Dessa forma, ao circular uma corrente eletrica

ID pelo resistor RF , a queda de tensao sobre esse resistor pro-

duzira VGS < 0 em J1, condicao necessaria para manter as

juncoes PN do JFET de canal-N reversamente polarizadas.

Evidentemente, o JFET J1 nao estara operando no modo de corte, pois ID = 0 resultaria em VGS = 0

no circuito em questao. Consequentemente, a condicao VGS ≤ VP (IV.3) para a operacao no modo de corte

nao seria satisfeita.

Supondo que o transistor J1 esta operando no modo de saturacao, teremos que:

ID = IDSS

(1− VGS

VP

)2


Capıtulo IV 167

VDD

1,0 k

= 10 V

2,0 kRD

RF

J1

ID

VGS

VDS

Alem disso, temos que a tensao VGS em J1 sera dada por:

VGS = VG − VS = 0−RF ID

Note que a corrente que circula por RF e igual a ID, pois

IG = 0.

Assim, podemos escrever a equacao anterior da seguinte

forma:

ID = IDSS

(1 +

RF IDVP

)2

ID = 8

(1− ID

4

)2

Manipulando a expressao acima algebricamente, chegaremos a seguinte equacao quadratica:

I2D − 10 ID + 16 = 0

Essa equacao apresenta duas solucoes: I′D = 2,0 mA

I ′′D = 8,0 mA

Neste ponto, precisamos verificar qual dessas duas solucoes satisfaz as condicoes para a operacao do

JFET no modo de saturacao. De acordo com (IV.10), para que o JFET de cana-N esteja operando no modo

de saturacao, deveremos ter que VP < VGS ≤ 0. Assim, calculando a tensao VGS correspondente a cada

uma das solucoes acima, teremos que:V′GS = −RF I

′D = −1,0 · 2,0 = −2,0 V

V ′′GS = −RF I

′′D = −1,0 · 8,0 = −8,0 V

De acordo com esses resultados, temos que V ′′GS < VP = −4,0 V. Portanto, a solucao I ′′D nao satisfaz a

condicao VP < VGS ≤ 0 para a operacao no modo de saturacao. Dessa forma, a solucao I ′′D esta descartada.

Ja a solucao I ′D satisfaz a essa primeira condicao, pois V ′GS > VP = −4,0 V. Entretanto, ainda e

necessario testar a segunda condicao para a operacao no modo de saturacao, em que VDS ≥ VGS−VP . Para

isso, calculamos a tensao V ′DS :

V ′DS = V ′

G − V ′S

= (VDD −RD I ′D)− (RF I′D)

= (10− 2 · 2)− (1 · 2)

= 4 V

Assim, como V ′GS − VP = 2,0 V, entao, a solucao I ′D tambem satisfaz a condicao VDS ≥ VGS − VP .

Consequentemente, concluımos que o JFET J1 esta efetivamente operando no modo de saturacao, com

uma corrente de dreno ID = 2,0 mA.

Nesse primeiro exemplo, ficou evidente que a equacao quadratica do modelo do JFET leva a

obtencao de duas solucoes. Entretanto, isso nao significa que o circuito com JFET possa operar

de duas maneiras diferentes. Conforme foi observado no exemplo acima, apenas uma das solu-

coes obtidas conseguia satisfazer as condicoes de operacao no modo de saturacao. Portanto, das

duas solucoes encontradas, apenas uma se mostrou fisicamente possıvel — embora ambas estejam

matematicamente corretas.

Em geral, as analises de circuitos com JFET realizadas com os modelos quadraticos (IV.9), para

o modo de triodo, e (IV.12), para o modo de saturacao, produzirao duas solucoes matematicamente


Capıtulo IV 168

corretas. Entretanto, ambas as solucoes nao serao fisicamente viaveis ao mesmo tempo. Conse-

quentemente, ao obtermos duas solucoes fornecidas pelo modelo quadratico, poderemos nos deparar

com duas situacoes: ou apenas uma das duas solucoes nao satisfaz as condicoes para o modo de

operacao considerado nos calculos, ou nenhuma das solucoes satisfaz. Caso essa ultima situacao

aconteca, entao, significa que o modo de operacao suposto a priori esta errado e que a analise deve

ser realizada novamente, considerando outro modo de operacao.

Exemplo iv.2

VDD = 5,0 V

1,6 kRD

J1

100 RG

VA1,0 V

No circuito da figura ao lado, considere que o JFET J1

apresenta IDSS = 8,0 mA e VP = −4,0 V. Dessa forma, de-

cida em que modo de operacao o transistor esta funcionando

e calcule a sua respectiva corrente de dreno.

Solucao:

Como a corrente de porta IG = 0 em qualquer modo de

operacao do JFET, podemos concluir que a queda de tensao

sobre o resistor RG sera nula e, consequentemente, teremos

que VGS = −VA = −1,0 V.

Supondo, a priori, que o transistor J1 esta operando no modo de saturacao, a corrente de dreno pode

ser diretamente calculada a partir da equacao (IV.12):

ID = IDSS

(1− VGS

VP

)2

= 8 ·(

1− (−1,0)

(−4,0)

)2

= 4,5 mA

VDD = 5,0 V

1,6 kRD

J1

100 RG

VA1,0 V

ID

VGS

VDS

0

Com esse valor de ID, a tensao VDS sera:

VDS = VD − VS

= (VDD −RD ID)− 0

= 5− 1,6 · 4,5

= −2,2 V

Como VGS − VP = −1,0 − (−4,0) = 3,0 V, entao, concluımos

que o circuito em questao nao satisfaz a condicao (IV.10) para

a operacao no modo de saturacao, onde deverıamos ter que

VDS ≥ VGS − VP . Portanto, os resultados acima nos mostram que o JFET J1 no circuito acima nao esta

operando no modo de saturacao.

Supondo agora que J1 esta operando no modo de triodo, a corrente de dreno do transistor sera dada

pela expressao (IV.9):

ID = IDSS

[2

(1− VGS

VP

)·(−VDS

VP

)−(VDS

VP

)2]

Como VDS = VDD −RD ID no circuito em questao, podemos reescrever a equacao acima da seguinte forma:

ID = IDSS

[2

(1− VGS

VP

)·(− (VDD −RD ID)

VP

)−(VDD −RD ID

VP

)2]

ID = 8 ·

[2

(1− (−1)

(−4)

)·(− (5− 1,6 ID)

(−4)

)−(

5− 1,6 ID(−4)

)2]


Capıtulo IV 169

Manipulando algebricamente a equacao acima, podemos reescreve-la na forma simplificada abaixo:

1,28 I2D − 2,2 ID − 2,5 = 0

Essa equacao quadratica possui as seguintes raızes:I′D = −0,78125 mA

I ′′D = 2,5 mA

A solucao I ′D resultaria em V ′DS = VDD −RD I ′D = 6,25 V, que vem a ser maior que VGS − VP = 3,0 V.

Logo, nesse caso, a condicao VDS < VGS − VP para a operacao no modo de triodo nao estaria satisfeita.

Consequentemente, concluımos que a solucao I ′D esta incorreta.

Ja a solucao I ′′D, por outro lado, e perfeitamente coerente com a condicao VDS < VGS − VP , pois

V ′′DS = VDD − RD I ′′D = 1,0 V e menor que VGS − VP = 3,0 V. Portanto, concluımos que o JFET J1 esta

operando no modo de triodo, com uma corrente de dreno ID = 2,5 mA.

Conforme o leitor pode constatar no exemplo acima, calcular a corrente de dreno em um circuito

com o JFET operando no modo de saturacao e significativamente menos trabalhoso que fazer a

mesma analise com o transistor operando no modo de triodo. Isso se deve a menor complexidade

da equacao (IV.12) em comparacao com a (IV.9).

Portanto, caso tenhamos em maos um circuito com JFET para analisarmos e nao sabemos, a

priori, em qual modo de operacao o transistor esta funcionando, entao, a melhor estrategia e testar

primeiro o modo de saturacao. Dessa forma, o esforco de calculo consumido para descobrir o modo

de operacao correto sera menor.

Exemplo iv.3

VDD = 12 V

4,0 k

J1

R1

6,0 kR2

8,0 kR3

No circuito da figura ao lado, considere que o JFET de

canal-P J1 apresenta IDSS = 8,0 mA e VP = 4,0 V. Dessa

forma, decida em que modo de operacao o transistor esta fun-

cionando e calcule a sua respectiva corrente de dreno.

Solucao:

Como em um JFET IG = 0 em qualquer modo de operacao,

entao, teremos que a corrente de dreno ID e a mesma que

circula pelos resistores R1, R2 e R3 do circuito em questao.

Dessa forma, teremos que a tensao VGS sera dada por:

VGS = R2 ID

e a tensao VDS sera igual a:

VDS = VD − VS = (R3 ID)− (VDD −R1 ID −R2 ID)

Supondo, a priori, que J1 esta operando no modo de saturacao, podemos calcular a sua respectiva

corrente de dreno atraves de:

ID = IDSS

(1− VGS

VP

)2


Capıtulo IV 170

VDD = 12 V

4,0 k

J1

R1

6,0 kR2

8,0 kR3

VGS

VDS

ID

Usando o fato de que VGS = R2 ID, podemos reescrever a

equacao acima da seguinte forma:

ID = IDSS

(1− R2 ID

VP

)2

ID = 8 ·(

1− 6 ID4

)2

Manipulando algebricamente a equacao acima, podemos

reescreve-la na forma simplificada abaixo:

18 I2D − 25 ID + 8 = 0

Essa equacao quadratica possui as seguintes raızes:I′D = 0,5 mA

I ′′D = 0,889 mA

A solucao I ′D resultara em V ′GS = R2 I

′D = 6 · 0,5 = 3,0 V. Como V ′

GS < VP , entao, essa solucao esta

de acordo com a condicao 0 ≤ VGS < VP para o JFET de canal-P estar operando no modo de saturacao.

Entretanto, a solucao I ′′D acarretaria em V ′′GS = R2 I

′′D = 5,334 V, onde V ′′

GS > VP . Como essa solucao nao

esta de acordo com a condicao 0 ≤ VGS < VP , entao, concluımos que a solucao I ′′D esta incorreta.

No que diz respeito a tensao VDS , temos que a solucao I ′D leva a:

V ′DS = (R3 I

′D)− (VDD −R1 I

′D −R2 I

′D)

= (8 · 0,5)− (12− 4 · 0,5− 6 · 0,5)

= −3,0 V

Como V ′GS −VP = 3,0− 4,0 = −1,0 V, entao, tambem teremos satisfeita a condicao VDS ≤ VGS −VP para a

operacao do JFET de canal-P no modo de saturacao. Portanto, podemos dizer com seguranca que o JFET

J1 esta efetivamente operando no modo de saturacao e que a sua corrente de dreno e ID = 0,5 mA.

O objetivo do exemplo acima foi mostrar ao leitor que a analise de circuitos contendo JFET de

canal-P segue a mesma logica empregada na analise dos circuitos com JFET de canal-N. A unica

diferenca e que o sentido da corrente ID e as polaridades das tensoes VGS e VDS serao invertidos em

comparacao com aqueles adotados para o JFET de canal-N.

Exemplo iv.4

VDD

2,0 k

= 15 V

2,0 kRD

RF

J1

J2

R1

1,0 M

R2

R3

300 k

200 k

No circuito da figura ao lado, considere que ambos os JFETs

J1 e J2 apresentam IDSS = 8,0 mA e VP = −4,0 V. Dessa forma,

decida em que modo de operacao os transistores estao funcionando

e calcule suas respectivas correntes de dreno.

Solucao:

Como ambos os JFETs apresentam IG = 0 em qualquer modo

de operacao, as tensoes VG1 e VG2 nas portas de J1 e J2, respecti-

vamente, podem ser calculadas diretamente a partir do divisor de

tensao resistivo formado por R1, R2 e R3. Dessa forma, teremos:


Capıtulo IV 171

VG1 =R2 +R3

R1 +R2 +R3· VDD = 5,0 V

VG2 =R3

R1 +R2 +R3· VDD = 2,0 V

Esses valores de VG1 e VG2 independem do modo de operacao em que J1 e J2 estarao funcionando.

VDD

2,0 k

= 15 V

2,0 kRD

RF

J1

J2

R1

1,0 M

R2

R3

300 k

200 k

VGS1

VGS2

VDS1

VDS2

ID

VG1

VG2

Supondo, a priori, que ambos os transistores do circuito estao

operando no modo de saturacao, podemos calcular a corrente ID2

no JFET J2 atraves da seguinte equacao:

ID2 = IDSS

(1− VGS2

VP

)2

Como VGS2 = VG2 − RF ID2 no circuito em questao, podemos

reescrever a equacao acima da seguinte forma:

ID2 = IDSS

(1− VG2 −RF ID2

VP

)2

ID2 = 8 ·(

1− 2− 2 ID2

(−4)

)2

Manipulando algebricamente a equacao acima, chegaremos a seguinte equacao quadratica:

2 I2D2 − 13 ID2 + 18 = 0

cujas raızes sao: I′D2 = 2,0 mA

I ′′D2 = 4,5 mA

A solucao I ′D2 resultara em V ′GS2 = VG2 −RF I

′D2 = −2,0 V. Como V ′

GS2 > VP , entao, essa solucao esta

de acordo com a condicao VP < VGS ≤ 0 para o JFET estar operando no modo de saturacao. Por outro

lado, a solucao I ′′D2 acarretaria em V ′′GS2 = VG2 − RF I ′′D2 = −7,0 V, onde V ′′

GS2 < VP . Como essa solucao

nao esta de acordo com a condicao VP < VGS ≤ 0, entao, concluımos que a solucao I ′′D2 esta incorreta.

Como no circuito em questao as correntes de dreno em J1 e J2 sao iguais, podemos escrever que I ′D1 =

I ′D2. Alem disso, como ambos os JFETs apresentam os mesmos parametros IDSS e VP , entao, a igualdade

I ′D1 = I ′D2 resultara em V ′GS1 = V ′

GS2, pois:

I ′D1 = I ′D2

IDSS

(1− V ′

GS1

VP

)2

= IDSS

(1− V ′

GS2

VP

)2

Consequentemente, como a condicao VP < VGS ≤ 0 e satisfeita por V ′GS1, ela tambem sera satisfeita pela

tensao V ′GS1 do transistor J1.

No que diz respeito as tensoes VDS , o transistor J1 apresentara:

V ′DS1 = (VDD −RD I ′D1)− (VG1 − V ′

GS1)

= (15− 2 · 2,0)− (5,0 + 2,0)

= 4,0 V

Como V ′GS1 − VP = 2,0 V, entao, teremos que a condicao VDS ≥ VGS − VP e satisfeita para o transistor J1.

No caso do transistor J2, sua tensao V ′DS2 sera:

V ′DS2 = (VG1 − V ′

GS1)− (RF I′D2)

= (5,0 + 2,0)− (2 · 2,0)

= 3,0 V


Capıtulo IV 172

Como V ′GS2 = V ′

GS1, entao, teremos que a condicao VDS ≥ VGS − VP tambem e satisfeita para o transistor

J2. Consequentemente, os resultados acima confirmam que ambos J1 e J2 estao operando no modo de

saturacao e que suas correntes de dreno sao iguais a 2,0 mA.

IV.4.2 - Polarizacao do JFET

Apos estudar a analise de circuitos contendo JFETs, nosso proximo passo consiste em definir e

projetar um circuito de polarizacao com o objetivo de estabelecer um ponto de operacao em corrente

contınua (DC) adequado para que o JFET opere como um elemento amplificador. Nesse contexto,

o projeto de um circuito de polarizacao visa atender aos seguintes requisitos:

• Operacao do JFET no Modo de Saturacao: para operar como elemento amplificador com

razoavel linearidade, o JFET devera estar operando no modo de saturacao, pois nesse modo a

corrente de dreno iD e controlada quase que exclusivamente pela tensao vGS , onde e aplicado

o sinal de entrada. Alem disso, e no modo de saturacao que o JFET exibe a maior corrente

de dreno para uma dada tensao de entrada vGS , maximizando o ganho do amplificador.

• Estabelecer uma Corrente de Polarizacao Precisa: o principal objetivo de um projeto de po-

larizacao e o de estabelecer no JFET um ponto de operacao estavel e preciso, de modo que

a corrente de polarizacao seja pouco afetada pelas possıveis variacoes dos parametros IDSS e

VP com a temperatura ou entre transistores do mesmo modelo comercial.

Observacao

Nos manuais de JFETs disponıveis comercialmente, os fabricantes normalmente informam os valores

maximos e mınimos que os parametros IDSS e VP podem assumir. Na tabela abaixo, listamos alguns

exemplos de JFETs comerciais, juntamente com os limites maximos e mınimos que os parametros

IDSS e VP podem assumir em cada caso.

JFETs IDSS (mA) VP (V)

Comerciais Mın Max Mın Max

2N5458 2,0 9,0 −7,0 −1,0

2N4416 5,0 15 −6,0 −2,5

2N4392 25 100 −5,0 −2,0

De acordo com a tabela acima, temos, por exemplo, que o parametro IDSS do JFET 2N5458 pode

assumir qualquer valor entre 2,0 e 9,0 mA. Ja a tensao de pinch-off VP do mesmo transistor pode

assumir qualquer valor entre −1,0 e −7,0 V. Portanto, ao realizar o projeto de um circuito de

polarizacao com esse transistor, o projetista deve garantir que o ponto de operacao DC nao desvie

muito do valor especificado, mesmo que os parametros IDSS e VP assumam qualquer um dos valores

dentro dessas faixas.

Diferentemente dos transistores bipolares, o projeto de polarizacao com transistores de efeito de

campo nao necessita de nenhuma tecnica especıfica para garantir a estabilidade termica do ponto de

operacao, pois esses transistores ja sao estaveis termicamente. Essa caracterıstica e consequencia da

progressiva reducao que a corrente ID experimenta ao aumentarmos a temperatura do transistor,

mantendo a tensao VGS constante. Esse comportamento foi observado nas curvas caracterısticas

ID × VGS apresentadas na Fig. IV.21.


Capıtulo IV 173

A seguir, serao apresentadas as principais tecnicas que podem ser adotadas pelo projetista de cir-

cuitos para estabelecer um ponto de polarizacao DC em um JFET, onde apontaremos suas vantagens

e desvantagens no que diz respeito aos objetivos listados acima.

Polarizacao com Tensao Fixa

Para atender ao requisito de estabelecer uma corrente de polarizacao ID em um JFET, a solucao

mais intuitiva seria empregar o circuito ilustrado na Fig. IV.25(a). Nesse circuito, uma fonte de

tensao VGS fixa e utilizada para estabelecer a corrente de polarizacao desejada. Nesse esquema de

polarizacao, a tensao VGS deve ser dimensionada de modo que a expressao quadratica

ID = IDSS

(1− VGS

VP

)2

resulte na corrente de polarizacao ID especificada para o projeto.

Entretanto, apesar da sua grande simplicidade, este metodo de polarizacao apresenta uma seria

desvantagem: a corrente de polarizacao ID fica muito sensıvel as variacoes dos parametros IDSS e VP .

Para entender o motivo dessa alta sensibilidade, observe o grafico da Fig. IV.25(b). Nesse grafico, a

curva quadratica contınua representa o grafico de ID×VGS obtido com os valores medios de IDSS e

VP informados pelo fabricante do JFET. Ja a curva tracejada da parte superior foi obtida adotando-

se o valor maximo de IDSS e o mınimo de VP , enquanto que a curva tracejada inferior foi obtida com

o valor mınimo de IDSS e o maximo de VP . Assim, de acordo com as especificacoes do fabricante,

qualquer JFET do modelo considerado apresentara sua curva caracterıstica ID × VGS dentro da

regiao delimitada pelas linhas tracejadas da Fig. IV.25(b). Consequentemente, se polarizarmos o

JFET com uma tensao VGS fixa, a corrente ID podera assumir qualquer valor na faixa ∆ID mostrada

na Fig. IV.25(b). Esse problema e ilustrado no projeto do exemplo a seguir.

VDD

RD

J1VGS

ID

(a)

iD

vGSVGS

ID ID

(b)

Figura IV.25: Circuito de polarizacao DC empregando uma fonte de tensao VGS fixa (a), juntamentecom o grafico ID × VGS (b) que ilustra como a corrente ID pode variar nesse esquema de polarizacaoquando os parametros do JFET assumirem qualquer um dos valores dentro da faixa garantida pelo

fabricante do transistor.

Exemplo iv.5

Calcule a tensao de polarizacao VGS para que o circuito da Fig. IV.25(a) apresente uma corrente de

polarizacao ID = 2,0 mA. Considere que o circuito sera construıdo com um JFET do modelo 2N4416, onde

o parametro IDSS pode assumir qualquer valor na faixa de 5,0 a 15 mA e a faixa de valores da tensao de

pinch-off VP vai de −6,0 ate −2,5 V.


Capıtulo IV 174

Solucao:

Para o projeto, vamos considerar os valores medios dos parametros especificados pelo fabricante do JFET

2N4416. Assim, os valores adotados para IDSS e VP serao, respectivamente,

IDSS =5 + 15

2= 10 mA

VP = −6 + 2,5

2= −4,25 V

Para calcular a tensao VGS que resultara na corrente de polarizacao desejada, usamos a equacao da

corrente no JFET para o modo de saturacao:

ID = IDSS

(1− VGS

VP

)2

∴ VP − VGS = ±VP

√IDIDSS

Sabemos que um JFET operando no modo de saturacao deve apresentar VP < VGS ≤ 0. Dessa forma,

devemos ter VP − VGS < 0 na equacao acima. Assim, a solucao adequada para o modo de saturacao sera:

VP − VGS = VP

√IDIDSS

,

pois VP < 0 em um JFET de canal-N.

Entao, a corrente de polarizacao ID = 2,0 mA sera alcancada com a tensao

VGS = VP

(1−

√IDIDSS

)

= −4,25 ·

(1−

√2

10

)= −2,35 V.

Todavia, se considerarmos o caso extremo em que temos IDSS = 15 mA e VP = −6,0 V, a corrente de

polarizacao produzida por VGS = −2,35 V seria:

ID = 15 ·(

1− (−2,35)

(−6,0)

)2

= 5,55 mA.

Ja no outro caso extremo em que temos IDSS = 5,0 mA e VP = −2,5 V, a corrente de polarizacao produzida

por VGS = −2,9 V seria :

ID = 5,0 ·(

1− (−2,35)

(−2,5)

)2

= 0,018 mA.

Consequentemente, ao montarmos o circuito da Fig. IV.25(a) com o JFET 2N4416 e uma tensao de

polarizacao VGS fixa em −2,35 V, a corrente de polarizacao ID podera assumir qualquer valor entre 0,018 e

5,55 mA. Certamente esse nao seria um esquema de polarizacao adequado para esse transistor!

Circuito Autopolarizado

Com o objetivo de tornar a corrente de polarizacao ID pouco sensıvel as variacoes dos parametros

IDSS e VP , uma estrategia comumente adotada e a inclusao de um resistor RF em serie com o

terminal de fonte do JFET, conforme ilustrado no circuito da Fig. IV.26(a).

Nesse circuito, a tensao no terminal de fonte passa a ser VS = RF ID. Como o terminal de porta

esta conectado ao terra, entao, a tensao VGS sera dada por:

VGS = 0−RF ID


Capıtulo IV 175

VDD

RD

RF

J1

VGS

ID

(a)

iD

vGSVGS

ID ID

RF

1

0

(b)

Figura IV.26: Circuito autopolarizado, empregando um resistor RF em serie com o terminal de fonte (a),juntamente com o grafico ID × VGS (b) que ilustra como a corrente ID pode variar nesse esquema de

polarizacao quando os parametros do JFET assumirem qualquer um dos valores dentro da faixa garantidapelo fabricante do transistor.

Note que o arranjo da Fig. IV.26(a) ja garante que VGS < 0.

Rearranjando a expressao acima, podemos obter a equacao

ID = − 1

RF· VGS , (IV.16)

que corresponde a uma reta no grafico ID × VGS , conforme ilustrado na Fig IV.26(b). Consequen-

temente, o ponto de operacao DC do circuito autopolarizado da Fig. IV.26(a) sera definido pela

intersecao da reta (IV.16) com a curva caracterıstica do JFET.

Na Fig. IV.26(b), consideramos que o resistor RF foi projetado de modo que o JFET apresente

uma corrente de polarizacao ID na situacao em que o transistor exibe os valores medios de IDSS

e VP — o que corresponde a curva contınua no grafico. Dessa forma, se considerarmos os mesmos

limites maximos e mınimos para as variacoes dos parametros do JFET — representados pelas curvas

tracejadas —, a faixa de valores ∆ID que a corrente de polarizacao podera assumir no circuito

autopolarizado sera significativamente menor que aquela observada na Fig. IV.25(b), para o circuito

com polarizacao fixa.

A menor sensibilidade do circuito autopolarizado em relacao aos parametros IDSS e VP do

transistor e fruto de uma realimentacao negativa criada pela inclusao do resistor RF , tornando

o ponto de polarizacao do JFET mais estavel. Para entender esse mecanismo de realimentacao

negativa, suponha uma situacao em que a variacao dos parametros do transistor resulte em um

aumento na corrente ID. Esse aumento na corrente torna a tensao VGS do transistor ainda mais

negativa, aproximando-a da tensao de pinch-off VP . Consequentemente, ao se aproximar de VP , a

corrente ID tendera a diminuir, compensando o seu aumento inicial.

Portanto, o circuito autopolarizado da Fig. IV.26(a) nos permite estabelecer um ponto de po-

larizacao mais preciso que aquele que seria obtido com o esquema anterior com a tensao VGS fixa.

Esse resultado e ilustrado no exemplo a seguir.

Exemplo iv.6

Calcule o resistor de polarizacao RF para que o circuito da Fig. IV.26(a) apresente uma corrente de

polarizacao ID = 2,0 mA. Considere novamente que o circuito sera construıdo com um JFET do modelo

2N4416, onde o parametro IDSS pode assumir qualquer valor na faixa de 5,0 a 15 mA e a faixa de valores

da tensao de pinch-off VP vai de −6,0 ate −2,5 V.


Capıtulo IV 176

Solucao:

Assim como no Exemplo IV.5, iremos dimensionar o circuito considerando os valores medios IDSS =

10 mA e VP = −4,25 V.

Partindo da equacao de corrente para o JFET operando no modo de saturacao:

ID = IDSS

(1− VGS

VP

)2

,

teremos que a tensao VGS , para uma dada corrente de polarizacao ID, pode obtida atraves de:

VGS = VP

(1−

√IDIDSS

).

Lembrando que VGS = −RF ID no circuito autopolarizado da Fig. IV.26(a), podemos reescrever a

expressao acima da seguinte forma:

−RF ID = VP

(1−

√IDIDSS

).

Consequentemente, a resistencia RF que produz ID = 2,0 mA no JFET com parametros medios sera:

RF = −VP

ID

(1−

√IDIDSS

)

= − (−4,25)

2,0

(1−

√2,0

10

)= 1,2 kΩ

Uma vez projetado o resistor RF , vamos agora verificar qual sera a faixa de valores que a corrente de

polarizacao ID podera assumir neste projeto em virtude da tolerancia dos parametros do JFET 2N4416.

Considerando inicialmente o caso extremo em que temos IDSS = 15 mA e VP = −6,0 V, entao:

ID = IDSS

(1 +

RF IDVP

)2

ID = 15 ·(

1− 1,2 ID6

)2

.

Resolvendo essa equacao quadratica e escolhendo a unica solucao coerente com a operacao do JFET no

modo de saturacao, obteremos ID = 2,83 mA.

Analogamente, considerando o outro caso extremo em que IDSS = 5,0 mA e VP = −2,5 V, entao, a

equacao acima ficara da seguinte forma:

ID = 5 ·(

1− 1,2 ID2,5

)2

.

Resolvendo essa equacao quadratica e escolhendo tambem a unica solucao coerente com a operacao no modo

de saturacao, obteremos ID = 1,10 mA.

Portanto, para a faixa de valores que os parametros IDSS e VP podem assumir no JFET 2N4416, o

circuito autopolarizado com RF = 1,2 kΩ produzira uma corrente de polarizacao ID que podera assumir

qualquer valor no intervalo de 1,10 a 2,83 mA.

Comparando os resultados obtidos nos dois ultimos exemplos, notamos claramente que o circuito

autopolarizado e significativamente menos sensıvel as variacoes de IDSS e VP que o circuito de

polarizacao com a tensao VGS fixa. Entretanto, o circuito autopolarizado possui uma desvantagem:


Capıtulo IV 177

uma vez especificada a corrente de polarizacao ID desejada, a resistencia RF estara univocamente

determinada. Dessa forma, o projetista nao tem a liberdade de projetar um circuito de polarizacao

onde tanto a corrente ID como a faixa ∆ID podem ser livremente escolhidas. Caso o projetista

necessite definir ID e ∆ID de forma independente, sera necessario adotar um esquema de polarizacao

com um divisor resistivo.

Polarizacao com Divisor Resistivo

O circuito autopolarizado da Fig. IV.26(a) pode ser modificado de modo a incluir um divisor de

tensao resistivo, conforme ilustrado na Fig. IV.27(a). Com essa modificacao, o projeto do circuito

da Fig. IV.27(a) passa a ter dois graus de liberdade: o resistor RF e a tensao de polarizacao VG no

terminal de porta do JFET. Consequentemente, o projetista sera capaz de definir tanto a corrente

de polarizacao ID, como tambem a faixa de valores que essa corrente podera assumir em virtude

das tolerancias dos parametros IDSS e VP do transistor.

VDD

RD

RF

J1

VGS

IDR1

R2

VG

(a)

iD

vGS

VGS

ID ID

RF

1

0 VG

(b)

Figura IV.27: Circuito de polarizacao com divisor de tensao resistivo (a), juntamente com o graficoID × VGS (b) que ilustra como a corrente ID pode variar nesse esquema de polarizacao quando os

parametros do JFET assumirem qualquer um dos valores dentro da faixa garantida pelo fabricante dotransistor.

Como a corrente de porta em um JFET e aproximadamente nula, a tensao de polarizacao VG

no circuito da Fig. IV.27(a) sera:

VG =R2

R1 +R2· VDD. (IV.17)

Ao contrario do que foi feito no projeto de circuitos de polarizacao com o transistor bipolar, os

resistores R1 e R2 da Fig. IV.27(a) podem ser escolhidos com mais liberdade. Uma vez definidas as

tensoes VDD e VG, o projetista pode arbitrar uma das duas resistencias e calcular a outra atraves

de (IV.17).

Observacao

Normalmente sao adotados valores de resistencia elevados para R1 e R2 de modo a reduzir bastante

a potencia eletrica consumida para polarizar o terminal de porta. Alem disso, elevados valores de

R1 e R2 tambem proporcionam elevadas impedancias de entrada para os amplificadores que adotam

esse esquema de polarizacao.

Uma vez definida a tensao de polarizacao VG no terminal de porta, a tensao VGS no circuito da

Fig. IV.27(a) sera dada por:

VGS = VG −RF ID.


Capıtulo IV 178

Essa expressao pode ser reescrita na forma

ID =VGRF− 1

RF· VGS , (IV.18)

que representa a equacao de uma reta no grafico ID × VGS , conforme ilustrado na Fig. IV.27(b).

Observe que ha uma infinidade de combinacoes de VG e RF capazes de produzir a mesma corrente

de polarizacao ID na intersecao com a curva contınua da Fig. IV.27(b) — curva obtida quando sao

considerados os valores medios de IDSS e VP . Alem disso, o leitor pode visualizar nesse grafico que

quanto maiores os valores de VG e RF , menor sera a inclinacao da reta (IV.18) e, consequentemente,

menor sera a faixa de valores ∆ID que a corrente de polarizacao podera assumir em virtude da

tolerancia dos parametros IDSS e VP do JFET. Dessa forma, sera possıvel alcancar faixas ∆ID

significativamente menores que a obtida com o circuito autopolarizado estudado anteriormente.

Portanto, escolhendo adequadamente os valores da tensao VG e da resistencia RF , o projetista

sera capaz de ajustar tanto o valor medio da corrente de polarizacao ID, como tambem a sua

sensibilidade as variacoes dos parametros do transistor. No exemplo a seguir, ilustraremos o projeto

de um circuito de polarizacao com o emprego do divisor de tensao resistivo.

Exemplo iv.7

Calcule os resistores R1, R2 e RF para que o circuito da Fig. IV.27(a) apresente uma corrente de

polarizacao ID = 2,0 mA quando alimentado com VDD = 20 V. Considere novamente que o circuito sera

construıdo com um JFET do modelo 2N4416, onde o parametro IDSS pode assumir qualquer valor na faixa

de 5,0 a 15 mA e a faixa de valores da tensao de pinch-off VP vai de −6,0 ate −2,5 V. Nessas circunstancias,

dimensione o circuito de modo que a corrente de polarizacao nao sofra um desvio maior que 15% em relacao

ao valor nominal de 2,0 mA.

Solucao:

iD

vGSVGS1

IDmax

0

IDmin

VGS2

A metodologia de projeto adotada neste

exemplo e ilustrada no grafico da figura ao

lado. O primeiro passo consiste em definir a

faixa de valores que a corrente de polarizacao

ID pode assumir e, assim, estabelecer os limi-

tes maximo IDmax e mınimo IDmin. No caso

deste projeto, foi especificado que o maximo

desvio tolerado para a corrente de polarizacao

e de 15%. Dessa forma, teremos que:

IDmax = ID + 0,15 ID = 2,3 mA

IDmin = ID − 0,15 ID = 1,7 mA

O circuito de polarizacao deve ser dimensionado de modo que o limite maximo IDmax aconteca quando

o JFET assumir o maior valor possıvel de IDSS e o menor valor de VP , de acordo com as especificacoes do

transistor 2N4416. Essa situacao corresponde a curva tracejada na parte superior do grafico acima. Nessas

condicoes, a tensao VGS1 associada a corrente IDmax sera calculada a partir da equacao da corrente de dreno

no JFET operando no modo de saturacao:

IDmax = IDSS

(1− VGS1

VP

)2

.


Capıtulo IV 179

Assim, a tensao VGS1 sera:

VGS1 = VP

(1−

√IDmax

IDSS

)

= −6,0

(1−

√2,3

15

)= −3,65 V

Ja o limite mınimo IDmin devera ser alcancado quando o JFET assumir o menor valor possıvel de IDSS

e o maior valor de VP . Essa situacao esta ilustrada na curva tracejada da parte inferior do grafico acima.

Analogamente ao caso anterior, a tensao VGS2 correspondente a corrente IDmin sera:

VGS2 = VP

(1−

√IDmin

IDSS

)

= −2,5

(1−

√1,7

5

)= −1,04 V

Assim, a partir desses dois pontos limıtrofes, obteremos a reta (IV.18). Para isso, resolveremos o seguinte

sistema de equacoes lineares:VG − IDmaxRF = VGS1

VG − IDmminRF = VGS2

−→

VG − 2,3RF = −3,65

VG − 1,7RF = −1,04

A partir da solucao desse sistema, obteremos a tensao VG e a resistencia RF :VG = 6,36 V

RF = 4,35 kΩ

Com a tensao VG definida, podemos calcular os resistores R1 e R2 a partir da equacao (IV.17), onde:

VG =R2

R1 +R2· VDD

Como neste exemplo nao foi dada nenhuma especificacao de projeto que limite os valores das resistencias

R1 e R2, vamos arbitrar livremente a resistencia R2 com o valor de 100 kΩ. Assim, obteremos R1 a partir

da equacao acima:

R1 = R2 ·VDD − VG

VG

= 100 · 20− 6,36

6,36

= 214,5 kΩ.

Assim, concluımos o projeto com R1 = 214,5 kΩ, R2 = 100 kΩ e RF = 4,35 kΩ.

Comparando os exemplos acima, concluımos que o circuito com divisor resistivo foi capaz de pro-

porcionar a menor variacao na corrente ID entre todas as metodologias de polarizacao apresentadas

aqui ate agora. Entretanto, a sua grande desvantagem esta no fato de que quanto menor for o ∆ID

desejado, maiores serao os valores que a tensao VG e a resistencia RF deverao assumir. Para que o

leitor compreenda essa relacao, considere um projeto em que o circuito do exemplo acima precisasse

ser dimensionado para uma tolerancia de 10% na corrente ID. Nesse caso, a tensao de polarizacao


Capıtulo IV 180

no terminal de porta deveria ser VG = 11,15 V e a resistencia de fonte RF = 6,75 kΩ — convidamos

o leitor a fazer esses calculos como exercıcio!

Tensoes de polarizacao VG e resistencias de fonte RF com valores elevados demandam que o

projetista utilize uma tensao de alimentacao VDD tambem elevada para manter o JFET operando

no modo de saturacao — pois precisamos ter VDS ≥ VGS−VP para garantir a operacao nesse modo.

No caso especıfico do projeto de um circuito de polarizacao para um amplificador, uma elevada tensao

VDD sera necessaria para se obter uma razoavel excursao de sinal na saıda. Dessa forma, o esquema

de polarizacao com divisor resistivo nao e adequado para projetos em que ha restricoes quanto a

tensao de alimentacao VDD — a nao ser que uma grande variacao ∆ID na corrente de polarizacao

seja aceitavel. Alem disso, elevados valores de VDD tambem fazem com que o circuito apresente

um consumo de potencia maior, tornando-o inadequado para equipamentos moveis alimentados por

bateria.

Polarizacao com Fonte de Corrente

Em circuitos integrados, o esquema de polarizacao mais utilizado emprega uma fonte de corrente

DC para estabelecer a corrente de polarizacao ID no transistor. Exemplos de circuitos que adotam

esse esquema de polarizacao estao apresentados na Fig. IV.28.

VDD

RD

J1

ID

ID

(a)

VDD

RD

J1

ID

ID

VSS

RG

(b)

VDD

RG

RD

J1

ID

ID

(c)

Figura IV.28: Circuitos empregando uma fonte de corrente para polarizar um JFET de canal-N (a) e (b),e um JFET de canal-P (c).

Ao polarizarmos um JFET com uma fonte de corrente, a precisao com que a corrente ID e

estabelecida no transistor depende exclusivamente da precisao da corrente da fonte e independe dos

parametros do JFET. Portanto, nos circuitos da Fig. IV.28, as correntes de polarizacao ID sao

insensıveis aos parametros IDSS e VP do JFET.

A vantagem de se empregar fontes de corrente para polarizar transistores em circuitos integrados

reside no fato de que fontes de corrente sao construıdas quase que exclusivamente por transistores,

os quais ocupam muito menos area de silıcio que resistores. Como o custo de fabricacao de um

circuito integrado esta diretamente associado a area ocupada por ele, um esquema de polarizacao

empregando fonte de corrente sera bem mais barato do que um esquema envolvendo resistores —

como o da Fig. IV.27(a) , por exemplo.

Infelizmente, a construcao e o projeto de fontes de corrente e um assunto bastante vasto e, por

essa razao, nao sera abordado neste ponto do texto. Mais adiante dedicaremos um capıtulo inteiro

exclusivamente a esse assunto.


Capıtulo IV 181

IV.5 - O JFET como Elemento Amplificador

Apos estudarmos a analise e o projeto de circuitos em corrente contınua (DC) empregando o

transistor de efeito de campo de juncao (JFET), procederemos ao estudo de circuitos amplificadores

que utilizam esse tipo de transistor como o elemento ativo. O estudo apresentado aqui e bastante

similar aquele desenvolvido anteriormente para o transistor bipolar de juncao. Assim, esta apresen-

tacao sera consideravelmente mais breve, tendo-se em vista que o leitor ja esta familiarizado com os

conceitos basicos envolvidos na modelagem de transistores como elementos amplificadores.

Um exemplo simples de circuito que pode ser utilizado para obter amplificacao a partir de um

JFET esta ilustrado na Fig. IV.29(a). Nesse amplificador basico, temos que a tensao entre os

terminais de porta e fonte vGS e dada pela superposicao de uma parcela de polarizacao VGS ≤ 0 e

outra de sinal vgs — lembre-se da convencao definida na Secao III.7.3 para os sımbolos adotados na

representacao de tensoes e correntes. O princıpio de operacao desse amplificador se baseia no fato

de que a corrente de dreno do JFET dependera quase que exclusivamente da tensao vGS quando o

transistor estiver operando no modo de saturacao:

iD = IDSS

(1− vGS

VP

)2

= IDSS

(1− VGS + vgs

VP

)2

. (IV.19)

Dessa forma, a corrente iD no dreno do transistor sera uma funcao da tensao de sinal vgs aplicada

ao circuito. Fazendo essa corrente iD circular atraves do resistor RD do circuito da Fig. IV.29(a),

produziremos na saıda vo uma tensao que e funcao do sinal de entrada:

vo = VDD −RD iD = VDD −RD IDSS

(1− VGS + vgs

VP

)2

.

Para que a relacao entre iD e vGS apresentada em (IV.19) seja verdadeira, e necessario garantir

que o JFET esteja no modo de saturacao durante toda a operacao do circuito como amplificador.

Para isso, foi introduzida a fonte de polarizacao VDD, cuja tensao deve ser escolhida de modo que a

condicao vDS ≥ vGS−VP seja satisfeita mesmo com a queda de tensao sobre o resistor RD provocada

pela corrente iD.

A fim de que o sinal na saıda vo preserve a forma de onda do sinal de entrada vgs, seria desejavel

que a relacao acima fosse linear. No entanto, a tensao na saıda vo e uma funcao nao linear do sinal

VDD

RD

J1

VGS

iD

vo

vgs

(a)

iD

vGSVGS

IDQ

vgs

id

(b)

Figura IV.29: Circuito basico de um amplificador com JFET (a) e a analise grafica do seu princıpio deoperacao (b).


Capıtulo IV 182

de entrada vgs — mais precisamente, a relacao entre os dois sinais e quadratica. A fim de mitigar

esse problema, a tensao de polarizacao VGS foi introduzida no circuito da Fig. IV.30 para fazer com

que o JFET processe o sinal de entrada vgs na porcao de sua curva caracterıstica iD × vGS que se

aproxima bastante de uma funcao linear. Essa situacao esta ilustrada na Fig. IV.29(b).

Analiticamente, se expandirmos a expressao (IV.19), podemos escrever que:

iD = IDSS

[(1− VGS

VP

)− vgsVP

]2= IDSS

(1− VGS

VP

)2

− 2IDSS

VP

(1− VGS

VP

)vgs + IDSS

(vgsVP

)2

.

(IV.20)

A partir dessa expressao, temos que a corrente de dreno iD e composta por uma parcela constante

ID = IDSS

(1− VGS

VP

)2

, (IV.21)

que depende exclusivamente da tensao de polarizacao VGS . Alem disso, a corrente iD tambem e

constituıda por uma parcela que depende linearmente da tensao de sinal na entrada vgs:

id = −2IDSS

VP

(1− VGS

VP

)vgs (IV.22)

e, por fim, temos uma parcela que depende quadraticamente do sinal de entrada:

id2 = IDSS

(vgsVP

)2

. (IV.23)

De acordo com (IV.20), concluımos que o amplificador da Fig. IV.29(a) apresentara um desem-

penho razoavelmente linear se o sinal de entrada vgs for suficientemente pequeno, de modo a fazer

com que a parcela quadratica (IV.23) seja desprezıvel em comparacao com a parcela linear (IV.22).

Ou seja:

IDSS

(vgsVP

)2

−2IDSS

VP

(1− VGS

VP

)vgs.

Simplificando a inequacao acima, concluımos que o comportamento aproximadamente linear do

amplificador sera assegurado se o sinal de entrada apresentar:

|vgs| 2 (VGS − VP ) . (IV.24)

Essa expressao e conhecida como a condicao de pequenos sinais para amplificadores com JFET.

Observacao

O leitor deve observar que em um JFET de canal-N operando no modo de saturacao, temos VP <

VGS ≤ 0. Dessa forma, (VGS − VP ) > 0.

Alem disso, e muito importante salientar que a condicao de pequenos sinais (IV.24) do JFET e bem

menos restritiva que a condicao (III.49) para amplificadores construıdos com transistores bipolares.

Em um amplificador bipolar, por exemplo, devemos garantir que a parcela de sinal vbe seja bem

menor que vT = 25 mV. Ja em um amplificador com JFET, onde VGS = −2,4 V e VP = −4,25 V

— como no circuito do Exemplo IV.2 —, devemos garantir que a amplitude do sinal de entrada vgs

seja bem menor que 2 (VGS − VP ) = 3,7 V.

A razao dessa diferenca tao grande entre as condicoes de pequenos sinais esta no fato de que apro-


Capıtulo IV 183

ximar o modelo quadratico do JFET por uma relacao linear resulta em um erro significativamente

menor do que aquele que obtemos quando aproximamos o modelo exponencial do transistor bipolar

por uma relacao tambem linear. Consequentemente, os amplificadores construıdos com transistores

de efeito de campo possuem a vantagem de introduzir menos distorcao no sinal amplificado do que

os amplificadores bipolares.

Assim, se a condicao (IV.24) for satisfeita, podemos aproximar (IV.20) por:

iD ∼= ID − 2IDSS

VP

(1− VGS

VP

)vgs.

Consequentemente, a tensao vo na saıda do amplificador sera dada por:

vo ∼= VDD −RD

(ID − 2

IDSS

VP

(1− VGS

VP

)vgs

)∼= VD + 2RD

IDSS

VP

(1− VGS

VP

)vgs,

onde VD = VDD−RD ID e a tensao DC no terminal de dreno que seria obtida caso apenas as fontes

de polarizacao VDD e VGS fossem aplicadas ao circuito da Fig. IV.29(a).

Assim, se considerarmos apenas as parcelas de sinal da entrada e da saıda, concluımos que o

ganho de tensao proporcionado pelo amplificador sera:

AV =2RD

IDSS

VP

(1− VGS

VP

)vgs

vgs= 2RD

IDSS

VP

(1− VGS

VP

). (IV.25)

Como VP < VGS ≤ 0 em um JFET operando no modo de saturacao, entao, teremos que AV < 0 na

expressao acima, indicando que o sinal na saıda vo estara invertido em comparacao com a entrada

vgs. Essa situacao e ilustrada na Fig. IV.30.

VDD

RD

J1

VGS

iD

vo

vgs

v

t

v

t

VD

Figura IV.30: Formas de onda dos sinais de entrada vgs e de saıda vo em um amplificador com JFET.

A analise apresentada ate aqui cumpriu muito bem o seu proposito de mostrar ao leitor como o

JFET pode ser empregado na construcao de um amplificador razoavelmente linear, permitindo-nos,

ainda, estimar o seu ganho de tensao. Entretanto, esse procedimento matematico nao e conveniente

para realizarmos a analise e o projeto de circuitos amplificadores mais complexos. Assim, com o

objetivo de simplificar nossos calculos, vamos obter na proxima secao um modelo linearizado para

o JFET que e bastante adequado para a analise de circuitos amplificadores.


Capıtulo IV 184

IV.5.1 - Modelo de Pequenos Sinais do JFET de Canal-N

Para realizarmos a analise de pequenos sinais de circuitos amplificadores envolvendo JFETs,

e bastante conveniente substituir os transistores por um modelo linearizado equivalente. Assim,

poderemos facilmente calcular os parametros de desempenho do circuito — como o ganho e as

impedancias de entrada e de saıda — fazendo uso das conhecidas tecnicas de analise de circuitos

lineares.

Para obtermos o modelo linear capaz de descrever o comportamento do JFET para pequenos

sinais, precisamos aproximar a curva quadratica do transistor

iD = IDSS

(1− vGS

VP

)2

por uma reta tangente no ponto de polarizacao DC, conforme ilustrado na Fig. IV.31. A equacao

dessa reta tangente pode ser obtida truncando-se a serie de Taylor da curva iD × vGS em torno do

ponto de polarizacao:

iD ∼= iD(VGS) +∂iD∂vGS

∣∣∣∣vGS=VGS

(vGS − VGS). (IV.26)

iD

vGSVGS

IDQ

ModeloQuadrático

AproximaçãoLinear

vGS

iD

Figura IV.31: Aproximacao linear do modelo quadratico do JFET em torno do ponto de polarizacao.

Assim, a equacao da reta tangente que representa o modelo linearizado do JFET para pequenos

sinais sera dada por:

iD ∼= IDSS

(1− VGS

VP

)2

− 2IDSS

VP

(1− VGS

VP

)vgs. (IV.27)

Observe que esta e exatamente a mesma expressao obtida anteriormente em (IV.20). Isso e uma

consequencia do fato de que a curva iD × vGS e um polinomio e a sua expansao em serie de Taylor

resulta exatamente no mesmo polinomio.

Assim, lembrando da expressao (IV.21) para a corrente de polarizacao ID do JFET e definindo

a transcondutancia de pequenos sinais gm como sendo:

gm =∂iD∂vGS

∣∣∣∣vGS=VGS

= − 2IDSS

VP

(1− VGS

VP

), (IV.28)

poderemos reescrever a expressao (IV.27) da seguinte forma:

iD ∼= ID + gm vgs. (IV.29)

Portanto, ao aproximarmos o comportamento fısico do JFET por um modelo linear valido para


Capıtulo IV 185

pequenos sinais, a corrente de dreno passa a ser dada pela superposicao de uma parcela ID, resultante

da aplicacao das fontes de polarizacao, e uma parcela de sinal id = gm vgs, que depende linearmente

da tensao de entrada. Dessa forma, podemos usar o princıpio da superposicao em circuitos eletricos

para realizar separadamente as analises de polarizacao e de sinais em circuitos amplificadores, o que

facilita bastante o nosso trabalho de calculo.

Observacao

Apesar do sinal negativo na expressao (IV.28), o leitor deve observar que gm > 0. Isso e uma

consequencia do fato de que o transistor estara no modo de saturacao durante a sua operacao como

elemento amplificador. Assim, nesse modo de operacao, teremos que VP < VGS ≤ 0, fazendo com

que(

1− VGSVP

)> 0 e VP < 0 na expressao (IV.28). Consequentemente, teremos que:

gm = − 2IDSS

VP

(1− VGS

VP

)> 0

Alem disso, como a corrente de polarizacao em um JFET operando no modo de saturacao e dada

por

ID = IDSS

(1− VGS

VP

)2

,

entao, podemos escrever que (1− VGS

VP

)=

√IDIDSS

.

Dessa forma, substituindo a equacao acima na expressao (IV.28), iremos obter uma forma alternativa

para o calculo da transcondutancia gm:

gm = − 2IDSS

VP

√IDIDSS

= − 2

VP

√IDSS · ID

A partir dessa expressao, concluımos que a transcondutancia gm do JFET e proporcional a raiz

quadrada da corrente de polarizacao ID do transistor. Dessa forma, para dobrarmos a transcondu-

tancia do transistor, deveremos quadruplicar a corrente de polarizacao. Essa e uma desvantagem do

JFET em comparacao com o transistor bipolar, pois a transcondutancia deste ultimo e diretamente

proporcional a corrente de polarizacao — lembre da expressao (III.53), onde gm = ICvT

.

Para realizar a analise de um amplificador com JFET com respeito apenas a parcela pequenos

sinais, empregamos um modelo linear equivalente para substituir o JFET no circuito. Este modelo

equivalente, ilustrado na Fig. IV.32, deve possuir os mesmos tres terminais do JFET — dreno,

porta e fonte — e tambem deve satisfazer a equacao (IV.29), onde a parcela de sinais da corrente

Modelo dePequenos SinaisG D

S

0 id

id

G

S

D

id0

v v

Figura IV.32: Obtencao do modelo para substituir o JFET de canal-N nas analises de pequenos sinais deamplificadores.


Capıtulo IV 186

de dreno e dada por id = gm vgs. Alem disso, o modelo da Fig. IV.32 tambem deve apresentar uma

corrente de porta ig = 0 para estar de acordo com o comportamento normal do JFET.

Na Figura IV.33 sao apresentados dois modelos equivalentes que podem ser empregados para

descrever o comportamento do JFET na analise de pequenos sinais de circuitos amplificadores. O

circuito ilustrado na Fig. IV.33(a) e conhecido como Modelo π — em virtude de seu formato lembrar

a letra grega π de cabeca para baixo. Nesse modelo, o terminal de porta esta em aberto para garantir

ig = 0 e a corrente de dreno e produzida por uma fonte de corrente controlada pela tensao vgs.

id

G

S

D

v gmv

(a)

G

S

D

v

gmv

gm1

(b)

Figura IV.33: Modelo de pequenos sinais π (a) e T (b) do JFET de canal-N.

Na Fig. IV.33(b) e apresentado o Modelo T — cuja denominacao se deve a sua semelhanca

a uma letra T deitada. Nesse modelo, a fonte de corrente controlada pela tensao vgs foi mantida

para produzir a parcela de pequenos sinais da corrente de dreno. Alem disso, a resistencia 1/gm foi

incluıda no circuito para fazer com que a corrente no terminal de fonte seja is =vgs

(1/gm) = gm vgs.

Consequentemente, teremos que ig = id − is = 0, tornando esse circuito totalmente equivalente ao

Modelo π da Fig. IV.33(a).

Observacao

Embora qualquer um dos modelos ilustrados na Fig. IV.33 possa ser utilizado para descrever o

comportamento do JFET para pequenos sinais, o Modelo π da Fig. IV.33(a) e usualmente o mais

adotado nas analises de amplificadores em virtude da sua simplicidade.

Uma vez estabelecida a modelagem do JFET para pequenos sinais, a analise de circuitos ampli-

ficadores podera ser realizada atraves da superposicao dos efeitos de polarizacao e de sinais. Esse

procedimento esta ilustrado na Fig. IV.34, onde usamos como exemplo o amplificador basico da

Fig. IV.29(a). Nesse circuito, a analise de polarizacao e realizada zerando-se a fonte de sinal vgs

e aplicando-se apenas as fontes de polarizacao VDD e VGS . Atraves da analise DC calculamos

a corrente de polarizacao do JFET e empregamos a expressao (IV.28) para obtermos o valor da

transcondutancia gm associado a esse ponto de operacao.

Apos o calculo da polarizacao, procedemos a analise de pequenos sinais, onde o sinal vgs e

aplicado ao circuito e as fontes de polarizacao VDD e VGS sao zeradas. Alem disso, a analise e

realizada substituindo-se o JFET pelo seu modelo de pequenos sinais. Na Fig. IV.34, o Modelo π

foi o escolhido para modelar o comportamento do transistor como amplificador. Nesse circuito, a

parcela de pequenos sinais da tensao na saıda e dada por:

vo = −gm vgs ·RD.


Capıtulo IV 187

VDD

RD

J1

VGS

vo

vgs

VDD

RD

J1

VGS

vo

vgs v gmv RD

vo

Análise de Polarização

Análise de PequenosSinais

Figura IV.34: Analise do amplificador basico da Fig. IV.29(a) usando a superposicao das parcelas depolarizacao e de pequenos sinais.

Consequentemente, o ganho de tensao do amplificador sera

AV =vovgs

= −gmRD.

Se o leitor se recordar da expressao (IV.28) para a transcondutancia gm, entao, ira concluir que o

resultado acima e exatamente igual aquele obtido anteriormente em (IV.25). Entretanto, o calculo

do ganho de tensao empregando a superposicao e o modelo de pequenos sinais nos permitiu chegar

ao mesmo resultado com menos trabalho de calculo. Por essa razao, esse metodo normalmente e o

preferido para realizar a analise de circuitos amplificadores mais complexos.

IV.5.2 - Modelo de Pequenos Sinais do JFET de Canal-P

Na secao anterior foi apresentado o modelo utilizado para descrever a operacao de um JFET de

canal-N para pequenos sinais. Agora, vamos repetir o mesmo procedimento para obter o modelo de

pequenos sinais do JFET de canal-P.

No que diz respeito a corrente de dreno, a expressao quadratica

iD = IDSS

(1− vGS

VP

)2

tambem e valida para o JFET de canal-P. Todavia, o leitor deve lembrar que 0 ≤ vGS < VP em

um JFET de canal-P operando no modo de saturacao. Alem disso, o sentido convencionado para

a corrente de dreno e aquele ilustrado na Fig. IV.35, que corresponde ao sentido inverso daquele

adotado no JFET de canal-N.

Portanto, como a expressao matematica para iD e a mesma que foi utilizada para o transistor

de canal-N, entao, a aproximacao linear do modelo quadratico do JFET de canal-P tambem sera

dada pela seguinte Serie de Taylor truncada:

iD ∼= iD(VGS) +∂iD∂vGS

∣∣∣∣vGS=VGS

(vGS − VGS)

iD ∼= IDSS

(1− VGS

VP

)2

− 2IDSS

VP

(1− VGS

VP

)vgs.


Capıtulo IV 188

Modelo dePequenos SinaisG D

S

0 id

id

G

S

D

id0

v

v

Figura IV.35: Obtencao do modelo para substituir o JFET de canal-P nas analises de pequenos sinais deamplificadores.

Entretanto, a transcondutancia gm do JFET de canal-P sera definida da seguinte forma:

gm = 2IDSS

VP

(1− VGS

VP

). (IV.30)

O objetivo dessa definicao e fazer com que gm > 0, pois 0 ≤ VGS < VP em um JFET de canal-P

operando no modo de saturacao.

Consequentemente, a aproximacao linear de iD podera ser reescrita da seguinte forma:

iD ∼= ID − gm vgs.

De acordo com essa expressao, temos que a parcela de sinal da corrente de dreno id = −gm vgs tem

o sentido inverso daquele mostrado na Fig. IV.35. Ou seja, isso significa que a parcela de sinal da

corrente de dreno em um JFET de canal-P apresentara o mesmo sentido verificado em um JFET

de canal-N.

Portanto, os modelos de pequenos sinais apresentados na Fig. IV.33 para o JFET de canal-

N tambem podem ser empregados na modelagem do transistor de canal-P para pequenos sinais.

A unica diferenca e que a transcondutancia gm e dada pela expressao (IV.30) quando estamos

trabalhando com um JFET de canal-P.

Observacao

Comparando as expressoes (IV.28) e (IV.30), onde temos a definicao das transcondutancias dos

JFETs de canal-N e P, respectivamente, notamos que a unica diferenca entre elas e o sinal. Conforme

ja foi mencionado anteriormente, essa diferenca foi introduzida para fazer com que gm > 0 em

ambos os casos. Como os modelos de pequenos sinais de ambos os transistores sao identicos, seria

interessante adotar uma expressao unica que sirva para calcular a transcondutancia gm para ambos

os tipos de JFET. Entao, para atender a essa demanda, podemos definir a transcondutancia do

JFET de maneira generica da seguinte forma:

gm = 2IDSS

|VP |

(1− VGS

VP

).

Assim, a expressao acima passa a ser compatıvel com os modelos de pequenos sinais de ambos os

tipos de JFET.

IV.5.3 - Incluindo o Efeito Early no Modelo de Pequenos Sinais

Os modelos de pequenos sinais deduzidos nas duas secoes anteriores nao levam em consideracao

o Efeito Early, onde a corrente de dreno iD apresenta uma ligeira dependencia em relacao a tensao


Capıtulo IV 189

vDS . Nos casos especıficos em que esse efeito tem impacto sobre o desempenho do amplificador,

adotar os modelos da Fig. IV.33 na analise de pequenos sinais acarretara em resultados teoricos que

nao estarao de acordo com as medidas experimentais realizadas em um circuito real.

Consequentemente, nos circuitos em que o Efeito Early influencia significativamente os resulta-

dos, a corrente de dreno devera ser calculada atraves do seguinte modelo estendido:

iD = IDSS

(1− vGS

VP

)2

· (1 + λ vDS) ,

onde λ = 1/VA e VA e a tensao de Early definida anteriormente na Fig. IV.24.

Com o objetivo de se chegar a um modelo de pequenos sinais para o JFET que leve em conside-

racao o Efeito Early, devemos obter uma aproximacao linear da expressao acima. Essa aproximacao

pode ser realizada a partir da serie de Taylor truncada nos termos de primeira ordem:

iD ∼= iD(VGS , VDS) +∂iD∂vGS

(VGS , VDS) · (vGS − VGS) +∂iD∂vDS

(VGS , VDS) · (vDS − VDS)

iD ∼= IDSS

(1− VGS

VP

)2

· (1 + λVDS)− 2IDSS

VP

(1− VGS

VP

)· (1 + λVDS) vgs

+ IDSS

(1− VGS

VP

)2

λ vds

(IV.31)

Se considerarmos que a parcela de polarizacao da corrente de dreno no JFET e dada por

ID = IDSS

(1− VGS

VP

)2

· (1 + λVDS) ∼= IDSS

(1− VGS

VP

)2

e que a transcondutancia do JFET passara a ser dada por

gm = −2IDSS

VP

(1− VGS

VP

)· (1 + λVDS) ,

entao, poderemos reescrever a equacao (IV.31) da seguinte forma:

iD ∼= ID + gm vgs + ID λ vds. (IV.32)

Assim, concluımos que a parcela de sinal da corrente de dreno no JFET sera composta por:

id = gm vgs + ID λ vds, onde a primeira parcela depende de vgs e a segunda de vds. Para realizar

eletricamente essa equacao, usamos o circuito apresentado na Fig. IV.36, onde as duas componentes

da parcela de sinal id sao produzidas pela associacao em paralelo de duas fontes de corrente depen-

dentes das tensoes vgs e vds. Dessa forma, a Lei das Correntes de Kirchhoff se encarrega de produzir

uma corrente de dreno que e igual a soma de ambas as parcelas.

Entretanto, o modelo eletrico ilustrado na Fig. IV.36 pode ser bastante simplificado se levarmos

vgsgm vgs vgsgm rovdsID

G

S

D

v

G

S

D

Figura IV.36: Modelo de pequenos sinais do JFET levando em consideracao o Efeito Early.


Capıtulo IV 190

em consideracao que a fonte de corrente λ ID vds esta sendo controlada pela tensao aplicada a ela

mesma. Nesse caso, podemos considerar que essa fonte de corrente apresenta um comportamento

equivalente ao de um resistor, cuja resistencia e dada por:

ro =vds

λ ID vds=

1

λ ID. (IV.33)

Dessa forma, se substituirmos a referida fonte controlada por um resistor equivalente, obteremos o

modelo de pequenos sinais tambem apresentado na Fig. IV.36.

Portanto, sempre que o Efeito Early apresentar um impacto significativo no desempenho de

circuitos amplificadores com JFET, a analise de tais circuitos devera ser realizada com o emprego

do modelo da Fig. IV.36, ao inves do modelo apresentado inicialmente na Fig. IV.33.

Observacao

Em muitos textos, a resistencia equivalente de pequenos sinais ro definida em (IV.33) e representada

por rds ou pela condutancia gds, onde:

rds =1

gds= ro.

IV.5.4 - Modelo de Pequenos Sinais do JFET para Altas Frequencias

Os modelos de pequenos sinais apresentados nas Figs. IV.33 e IV.36 assumem que os transistores

respondem instantaneamente a qualquer variacao de sinal aplicada a entrada, o que corresponde

razoavelmente bem a realidade quando estamos lidando com sinais de baixas frequencias.

No entanto, ao operar com sinais de altas frequencias, as capacitancias parasitas das juncoes

PN do JFET afetam o tempo de resposta do dispositivo, reduzindo o ganho obtido com circuitos

amplificadores construıdos com esse transistor. Por essa razao, nos casos em que precisamos avaliar

o desempenho de circuitos com JFET para sinais de altas frequencias, e necessario adequar os mode-

los de pequenos sinais apresentados anteriormente para contabilizar os efeitos dessas capacitancias

parasitas.

D

S

G + +

(a)

D

S

G + +

(b)

Figura IV.37: Capacitancias internas nas juncoes dos JFETs de canal-N (a) e de canal-P (b).


Capıtulo IV 191

Na Fig. IV.37 sao ilustradas as juncoes PN dos JFETs de canal-N e P operando no modo de

saturacao — lembre que os modelos de pequenos sinais apresentados anteriormente foram deduzidos

para o transistor operando no modo de saturacao — e as capacitancias associadas a essas juncoes.

Essas capacitancias sao causadas pelas regioes de deplecao das juncoes reversamente polarizadas, que

desempenham um papel semelhante ao do dieletrico isolante em um capacitor de placas paralelas.

Quantitativamente, tais capacitancias podem ser estimadas atraves da mesma equacao desenvolvida

para modelar esse efeito na juncao PN de um diodo. Assim, a capacitancia total das juncoes porta-

fonte Cgs e dada por:

Cgs =Cgs0(

1−VGS

V0

)m. (IV.34)

Analogamente, a capacitancia equivalente da juncao porta-dreno Cgd e dada por:

Cgd =Cgd0(

1−VGD

V0

)m. (IV.35)

Nas equacoes (IV.34) e (IV.35), as constantes Cgs0 e Cgd0 sao, respectivamente, as capacitancias

das juncoes porta-fonte e porta-dreno quando nenhuma tensao e aplicada a elas. V0 corresponde ao

potencial de barreira das juncoes PN, que vem a ser a tensao interna que surge na juncao quando os

fluxos de difusao atingem o equilıbrio. O valor tıpico de V0 esta em torno de 0,9 V para transistores

de silıcio. Alem disso, o parametro m e o ındice de graduacao da juncao, que pode assumir valores

no intervalo que vai de 13 a 1

2 , dependendo do quao gradual e a variacao da concentracao de dopantes

na juncao PN. Para juncoes onde a concentracao de dopantes varia abruptamente entre as regioes

N e P, teremos m = 12 . Ja em juncoes onde a concentracao de dopantes varia linearmente entre as

regioes P e N, o ındice de graduacao da juncao sera m = 13 .

Observacao

Tipicamente, a capacitancia Cgs assume valores significativamente mais altos que a Cgd. Para

entender o motivo dessa diferenca, observe novamente a Fig. IV.37, onde recordamos que a regiao

de deplecao e mais larga nas proximidades do terminal de dreno quando o JFET esta operando no

modo de saturacao. Essa maior largura da regiao de deplecao e equivalente a uma separacao maior

entre as placas de um capacitor de placas paralelas, o que resulta em uma capacitancia menor.

A partir das expressoes (IV.34) e (IV.35), concluımos que as capacitancias Cgs e Cgd nao sao

lineares, em virtude da dependencia das mesmas em relacao as respectivas tensoes VGS e VGD.

Entretanto, nas analises de pequenos sinais, o comportamento do JFET e aproximado por um

modelo linearizado em torno do ponto de polarizacao. Dessa forma, ao levarmos em conta o efeito

dessas capacitancias no modelo de pequenos sinais do JFET, consideraremos que os sinais envolvidos

serao pequenos o suficiente para que Cgs e Cgd possam ser consideradas constantes e dependentes

exclusivamente das parcelas de polarizacao de VGS e VGD. Portanto, usando essa aproximacao

linear para as capacitancias Cgs e Cgd, podemos incluı-las no modelo de pequenos sinais do JFET,

conforme ilustra a Fig. IV.38.

O modelo de pequenos sinais da Fig. IV.38 e adequado para a analise da resposta em frequencia

de circuitos amplificadores que empregam o JFET. A partir desse tipo de analise, seremos capazes


Capıtulo IV 192

vgs vgsgm ro

G

S

D

Cgs

Cgd

Figura IV.38: Modelo de pequenos sinais do JFET para altas frequencias.

de estimar qual e a faixa de frequencias em que o circuito e capaz de amplificar adequadamente o

sinal de entrada — como o leitor deve se recordar, essa faixa de frequencias e conhecida como banda

passante. Entretanto, se estivermos considerando em nossa analise apenas sinais de entrada na

banda passante do amplificador, as impedancias das capacitancias parasitas Cgs e Cgd serao muito

mais altas que as demais impedancias do circuito. Portanto, nessas analises poderemos desprezar o

efeito dessas capacitancias e considera-las como circuitos abertos.

O estudo da resposta em frequencia de circuitos amplificadores e um assunto bastante vasto e, por

essa razao, e deixado para outro capıtulo mais adiante. Nas analises de amplificadores com JFET

realizadas no restante deste capıtulo, consideraremos apenas sinais com espectro de frequencias

pertencente a banda passante do circuito. Portanto, os efeitos das capacitancias internas Cgs e Cgd

serao desprezados por enquanto.

IV.6 - Amplificadores Basicos com JFET

Uma vez que ja tenhamos a nossa disposicao um modelo linearizado para descrever o compor-

tamento do JFET como elemento amplificador, podemos agora proceder ao estudo de circuitos

amplificadores que empregam esse tipo de transistor. Portanto, o objetivo desta secao e justamente

o de apresentar ao leitor as configuracoes basicas de amplificadores que podem ser construıdos com

o JFET, juntamente com um estudo detalhado de suas caracterısticas eletricas de maior interesse

— como ganho de tensao, impedancias de entrada e de saıda e os limites de excursao de sinal.

Antes de iniciarmos o nosso estudo das configuracoes basicas, devemos lembrar ao leitor que o

esquema de polarizacao com tensao VGS fixa adotado no amplificador da Fig. IV.29 nao e adequado

para uma implementacao pratica, em virtude da sua grande sensibilidade em relacao aos parametros

IDSS e VP do JFET — relembre da Secao IV.4.2. O circuito da Fig. IV.29 foi adotado em nosso

estudo ate aqui devido a sua simplicidade e facilidade de compreensao. Agora que o leitor ja

compreendeu os fundamentos da operacao do JFET como elemento amplificador e a sua modelagem

matematica, passaremos ao estudo de circuitos praticos de amplificadores.

Entre os esquemas de polarizacao estudados na Secao IV.4.2, optamos por adotar o circuito

autopolarizado da Fig. IV.26(a) para polarizar do JFET nos circuitos amplificadores estudados nesta

secao. Os demais esquemas estudados — polarizacao com divisor de tensao e com fonte de corrente

— tambem podem ser utilizados para a polarizacao do JFET em amplificadores. Entretanto, como

a analise desses circuitos alternativos e analoga a apresentada aqui para o esquema autopolarizado,

essa tarefa sera deixada como exercıcio para o nosso amigo leitor.

IV.6.1 - Amplificador em Fonte Comum

Na Fig. IV.39(a) e apresentado um circuito amplificador que foi obtido a partir do esquema de

polarizacao apresentado na Fig. IV.39(b). Nesse amplificador, o sinal de entrada produzido pela


Capıtulo IV 193

VDD

RD

RF

J1

RG

RS

RL

vo

vs

CG

CF

CD

(a)

VDD

RD

RF

J1

VGS

ID

RG

(b)

Figura IV.39: Amplificador em Fonte Comum (a), juntamente com o seu circuito de polarizacao (b).

fonte vs e aplicado ao terminal de porta do transistor atraves do capacitor de acoplamento CG. Esse

capacitor tem como funcao operar como uma impedancia muito baixa — aproximadamente um

curto-circuito — na faixa de frequencias do sinal vs e atuar como um circuito aberto em DC. Dessa

forma, o sinal de entrada sera efetivamente aplicado ao terminal de porta do transistor, enquanto o

nıvel medio desse mesmo sinal estara isolado e nao afetara a polarizacao DC do JFET.

De acordo com o nosso estudo do JFET como elemento amplificador, sabemos que a tensao

efetivamente amplificada pelo transistor e aquela aplicada entre os terminais de porta e fonte — pois

e essa tensao que produz a componente de sinal na corrente de dreno. Assim, para maximizarmos

o ganho do amplificador, devemos maximizar a fracao do sinal de entrada vs que e efetivamente

aplicada entre os terminais de porta e fonte do JFET. Para isso, foi incluıdo o capacitor de bypass

CF no circuito da Fig. IV.39(a) para operar como um curto-circuito na faixa de frequencias do sinal

de entrada. Para entender o papel do capacitor CF no amplificador, o leitor deve observar que a

Lei das Tensoes de Kirchhoff obriga que uma fracao da tensao de entrada vs deva aparecer sobre a

juncao porta-fonte do JFET, enquanto outra fracao estara sobre o resistor RF , pois ambos estao na

mesma malha. Assim, ao curto-circuitarmos o resistor RF atraves do capacitor CF , restara apenas

a juncao porta-fonte do JFET para receber o sinal de entrada. Consequentemente, a parcela de sinal

da tensao vGS sera maximizada. Observe, entretanto, que o papel de curto-circuito sera exercido

pelo capacitor CF apenas para a parcela de pequenos sinais. No que diz respeito as tensoes e as

correntes de polarizacao do circuito, o capacitor CF atuara como um circuito aberto.

Finalmente, o capacitor de acoplamento CD foi incluıdo no circuito da Fig. IV.39(a) para

isolar a carga RL da polarizacao DC do JFET. Alem disso, esse capacitor tambem deve operar

aproximadamente como um curto-circuito na faixa de frequencias do sinal vs, a fim de maximizar a

parcela de sinal produzida pelo amplificador na saıda vo.

A analise do amplificador da Fig. IV.39(a) e realizada atraves da aplicacao do princıpio da

superposicao, onde analisamos isoladamente o comportamento do circuito com respeito apenas as

fontes de polarizacao e o desempenho desse mesmo circuito com relacao ao sinal de entrada.

No que diz respeito a analise da parcela de polarizacao, o circuito da Fig. IV.39(b) foi obtido

aplicando-se exclusivamente a fonte de polarizacao VDD e zerando-se a fonte de sinal vs. Alem disso,

como os capacitores de acoplamento exibem uma impedancia infinita em DC, CG, CD e CF foram

substituıdos por circuitos abertos. Dessa forma, a analise do circuito de polarizacao da Fig. IV.39(b)

torna-se analoga aquela apresentada no Exemplo IV.6 e, portanto, nao necessita ser repetida aqui.


Capıtulo IV 194

Observacao

No circuito de polarizacao da Fig. IV.39(b), a corrente DC no resistor RG e aproximadamente nula.

Consequentemente, a tensao de polarizacao na porta do JFET J1 tambem sera nula. Portanto, o

leitor pode estar se perguntando o motivo pelo qual o terminal de porta do JFET nao foi diretamente

conectado a terra, a exemplo do circuito autopolarizado apresentado anteriormente na Fig. IV.26(a).

A resposta a essa pergunta esta no fato de que o circuito de polarizacao da Fig. IV.39(b) foi

concebido para ser adotado na construcao do amplificador da Fig. IV.39(a), onde o sinal de entrada

vs e aplicado ao terminal de porta. Caso o esquema de polarizacao da Fig. IV.26(a) fosse empregado

neste amplificador, a conexao direta do terminal de porta com a terra tambem tornaria nula a parcela

de sinal da tensao na porta do JFET, independentemente da entrada vs. Dessa forma, o amplificador

nao produziria nenhum sinal na saıda vo.

Com a inclusao do resistor RG, a parcela de pequenos sinais da tensao no terminal de porta do JFET

nao sera nula ao aplicarmos a fonte de sinal vs, permitindo que o transistor amplifique o sinal de

entrada.

O circuito equivalente para a analise de pequenos sinais do amplificador da Fig. IV.39(a) e

apresentado na Fig. IV.40. Nele levamos em consideracao apenas o efeito da fonte de sinal vs,

enquanto que a fonte de polarizacao VDD e zerada — ou seja, substituıda pela referencia de terra

—, os capacitores de acoplamento foram substituıdos por curtos-circuitos — em virtude da baixa

impedancia que eles devem apresentar na faixa de frequencias do sinal vs — e o JFET foi substituıdo

pelo seu modelo para pequenos sinais.

vgs gmvgsRG

RS

vs RD RL

vo

Figura IV.40: Circuito equivalente para pequenos sinais do amplificador em fonte comum.

Observe que no circuito equivalente de pequenos sinais da Fig. IV.40, o terminal de fonte do

JFET esta conectado a terra, em virtude do curto-circuito produzido pelo capacitor de acoplamento

CF . Como tanto o sinal de entrada vs, como o de saıda vo, estao referenciados em relacao a terra,

entao, isso significa que o terminal de fonte do JFET esta conectado ao potencial comum entre

a entrada e a saıda do amplificador. Por essa razao, o circuito da Fig. IV.39(a) e denominado

Amplificador em Fonte Comum.

No modelo de pequenos sinais do amplificador em fonte comum da Fig. IV.40, a parcela de sinal

da tensao na saıda e

vo = −gm vgs ·RD//RL.

Alem disso, a tensao de sinal vgs nesse circuito e igual a tensao sobre o resistor de porta RG. Assim,

podemos obter a tensao vgs a partir do divisor de tensao resistivo formado por vs, RS e RG, onde:

vgs =RG

RS +RG· vs.

Finalmente, substituindo a expressao acima na equacao da tensao na saıda vo, obteremos o ganho


Capıtulo IV 195

de tensao do amplificador em fonte comum para pequenos sinais:

vo = −gm(

RG

RS +RG· vs)RD//RL

Av =vovs

= −gm ·RD//RL ·RG

RS +RG. (IV.36)

Observe que o sinal negativo do ganho indica que o sinal na saıda vo estara invertido — ou seja,

com um atraso de 180 — em relacao a entrada vs.

Alem do ganho de tensao, as impedancias de entrada e de saıda tambem sao parametros im-

portantes na caracterizacao de um circuito amplificador. Para calcular a impedancia de entrada do

amplificador em fonte comum, adotamos o circuito ilustrado na Fig. IV.41(a), onde a fonte de sinal

de entrada vs e a sua respectiva impedancia de saıda RS foram removidas do circuito equivalente

para pequenos sinais. Atraves de uma simples inspecao do circuito da Fig. IV.41(a), podemos

concluir que a impedancia de entrada do amplificador e

Ri = RG. (IV.37)

Observe que o termo RG/(RS + RG) na expressao (IV.36) do ganho de tensao do amplificador

representa exatamente a perda de sinal que ocorre na entrada do circuito em virtude do divisor de

tensao resistivo formado pela resistencia de saıda RS da fonte de sinal e a impedancia de entrada

Ri = RG do amplificador em fonte comum. Para minimizar essa perda de sinal, o projetista deve

dimensionar a resistencia RG com um valor bem maior que RS . No caso do amplificador da Fig.

IV.39(a), o projetista possui bastante liberdade para escolher o valor de RG, pois essa resistencia

nao afeta a polarizacao do JFET. Consequentemente, e possıvel obtermos amplificadores em fonte

comum com impedancias de entrada significativamente elevadas.

Para calcular a impedancia de saıda do amplificador, empregamos o circuito apresentado na Fig.

IV.41(b), onde a fonte de sinal vs foi zerada — ou seja, substituıda por um curto-circuito — e a

resistencia de carga RL foi removida — pois ela nao faz parte do amplificador, apenas recebe o sinal

amplificado por ele. Nesse circuito, nao havera circulacao de corrente eletrica nos resistores RS e RG.

Dessa forma, teremos que vgs = 0 e, consequentemente, a corrente produzida pela fonte controlada

vgs gmvgsRG RD RL

vo

R i

(a)

vgs gmvgsRG

RS

RD= 0Ro

(b)

Figura IV.41: Calculo das impedancias de entrada (a) e de saıda (b) do amplificador em fonte comum.


Capıtulo IV 196

gm vgs tambem sera igual a zero. Como uma fonte de corrente nula e equivalente a um circuito

aberto, entao, a resistencia equivalente vista do terminal de saıda do circuito da Fig. IV.41(b) sera

Ro = RD. (IV.38)

A seguir, e apresentado um exemplo de amplificador em fonte comum, onde seus parametros de

desempenho — ganho, impedancias de entrada e de saıda — sao calculados, para que o leitor tenha

uma nocao da ordem de grandeza dos valores que cada um pode assumir em um circuito pratico.

Exemplo iv.8

O Amplificador em Fonte Comum apresentado na figura abaixo foi construıdo com um JFET onde IDSS

= 8,0 mA e VP = −4,0 V. Para esse amplificador, calcule o ganho de tensao para pequenos sinais e as suas

impedancias de entrada e de saıda.

RD

RF

J1

RG

RS

RL

vo

vs

VDD = 10 V

2,0 k

1,0 k1,0 M

100

10 k

Solucao:

RD

RF

J1

RG

VDD = 10 V

2,0 k

1,0 k1,0 M

0

ID

VGS

Iniciamos a analise do amplificador pelo calculo do seu ponto

de polarizacao DC. O circuito de polarizacao do amplificador em

questao e apresentado na figura ao lado, onde a fonte de sinal vs

foi zerada e os capacitores de acoplamento foram substituıdos por

circuitos abertos.

No circuito de polarizacao, a corrente de porta e nula, o que re-

sulta em uma tensao VG = 0. Consequentemente, podemos escrever

que:

VGS = 0−RF ID.

Dessa forma, a corrente de polarizacao no dreno do JFET sera obtida a partir da seguinte equacao:

ID = IDSS

(1− VGS

VP

)2

= IDSS

(1 +

RF IDVP

)2

ID = 8

(1− ID

4

)2

I2D − 10 ID + 16 = 0

Essa equacao apresenta as seguintes solucoes:I′D = 2,0 mA

I ′′D = 8,0 mA


Capıtulo IV 197

Onde apenas a solucao I ′D satisfaz a condicao VP < VGS ≤ 0 para a operacao do JFET no modo de saturacao.

Portanto, concluımos que o transistor J1 no amplificador em fonte comum esta polarizado com ID = 2,0 mA.

A partir dessa corrente de polarizacao, podemos obter a transcondutancia gm do modelo de pequenos

sinais do JFET:

gm = − 2IDSS

VP

(1− VGS

VP

)= − 2

IDSS

VP

(1 +

RF IDVP

)= 2,0 mA/V.

A partir da expressao (IV.36), podemos obter o ganho de tensao do amplificador para pequenos sinais:

Av = −gm ·RD//RL ·RG

RS +RG= −3,33 V/V.

Finalmente, podemos utilizar as expressoes (IV.37) e (IV.38) para obter as impedancias de entrada e de

saıda, respectivamente:

Ri = RG = 1,0 MΩ,

Ro = RD = 2,0 kΩ.

Neste ponto, e importante chamarmos a atencao do leitor para duas caracterısticas observadas

no exemplo acima. A primeira diz respeito ao baixo valor do ganho de tensao alcancado com o

amplificador em fonte comum quando comparado ao ganho obtido com o amplificador em emissor

comum do Exemplo III.15 —Av = - 97,3 V/V. Esses resultados nos mostram a principal desvantagem

dos amplificadores construıdos com JFET: o baixo ganho de tensao. Essa significativa diferenca

acontece em virtude do fato de que a derivada da caracterıstica exponencial iC × vBE do transistor

bipolar e bem maior que a derivada da funcao quadratica iD × vGS do JFET. Consequentemente,

a transcondutancia de pequenos sinais gm de um transistor bipolar sera bem maior do que aquela

que seria obtida com um JFET submetido a mesma corrente de polarizacao.

O segundo ponto relevante diz respeito a impedancia de entrada do amplificador. Se compa-

rarmos a impedancia obtida no exemplo acima — Ri = 1,0 MΩ — com aquela que foi alcancada

pelo amplificador em emissor comum no Exemplo III.15 — Ri = 1,11 kΩ —, verificaremos que

o amplificador com JFET apresenta uma impedancia de entrada significativamente maior. Isso e

consequencia da ausencia de corrente de porta em um JFET, que nos da a liberdade de escolher

valores bem elevados para a resistencia RG no circuito da Fig. IV.39(a). Portanto, os amplificadores

com JFET tem a vantagem de proporcionar impedancias de entrada significativamente maiores que

aquelas obtidas em circuitos equivalentes com transistores bipolares.

IV.6.2 - Amplificador em Porta Comum

Na Fig. IV.42(a) e apresentado o circuito de um amplificador semelhante aquele apresentado

anteriormente na Fig. IV.39(a). Entretanto, ao contrario do que foi feito no circuito da secao

anterior, o transistor J1 da Fig. IV.42(a) recebe o sinal de entrada vs no terminal de fonte e o

terminal de porta e aterrado. O objetivo dessa inversao na polaridade da entrada e fazer com que

o ganho do amplificador seja positivo, ou seja, desejamos obter um amplificador nao inversor.

Como o terminal de porta do JFET esta conectado a terra, que e o potencial de referencia comum

entre as tensoes de entrada vs e de saıda vo, o circuito da Fig. IV.42(a) e denominado Amplificador

em Porta Comum. Nesse amplificador, tanto a fonte de sinal de entrada vs, como tambem a

resistencia de carga RL, sao conectadas ao circuito atraves de capacitores de acoplamento com o

objetivo de preservar a polarizacao do JFET. Para isso, os capacitores adotados no amplificador da

Fig. IV.42(a) deverao ser adequadamente dimensionados de modo a operarem aproximadamente


Capıtulo IV 198

VDD

RD

RF

J1 RS RL

vo

vs

(a)

VDD

RD

RF

J1

VGS

ID

(b)

Figura IV.42: Amplificador em Porta Comum (a), juntamente com o seu circuito de polarizacao (b).

como curtos-circuitos na faixa de frequencias do sinal vs e como circuitos abertos em DC3.

No circuito da Fig. IV.42(a), observe que o terminal de porta do JFET esta conectado direta-

mente a terra. Isso foi feito porque tanto a parcela de polarizacao como a de pequenos sinais da

tensao de porta devem ser nulas no amplificador em porta comum. Consequentemente, nao ha a

necessidade da inclusao de um resistor RG no circuito — ao contrario do que foi feito no amplificador

em fonte comum da Fig. IV.39.

No que diz respeito a analise de polarizacao, usamos o princıpio da superposicao para aplicar

apenas a fonte de polarizacao VDD ao circuito da Fig. IV.42(a) e zeramos a fonte de sinal vs. Como

estamos realizando a analise DC do circuito em questao, teremos que os capacitores de acoplamento

serao equivalentes a circuitos abertos. Dessa forma, o circuito de polarizacao do amplificador em

porta comum se reduz ao que e ilustrado na Fig. IV.42(b), o qual consiste exatamente no esquema

autopolarizado estudado anteriormente na Secao IV.4.2. Portanto, a analise do circuito da Fig.

IV.42(b) pode ser realizada atraves do mesmo procedimento apresentado no Exemplo IV.6.

Para analisar o comportamento do amplificador em porta comum para pequenos sinais, aplicamos

ao circuito apenas a fonte de sinal vs e zeramos a fonte de polarizacao VDD, substituindo-a por um

curto-circuito para a terra. Alem disso, substituımos o JFET pelo seu correspondente modelo de

pequenos sinais e tratamos os capacitores de acoplamento como curtos-circuitos. Assim, obtemos o

circuito equivalente ilustrado na Fig. IV.43.

vgs gmvgs

RS

vs

RD RL

vo

RF

vin

Figura IV.43: Circuito equivalente para pequenos sinais do amplificador em porta comum.

No circuito da Fig. IV.43, a tensao de pequenos sinais na saıda vo e

vo = −gm vgs ·RD//RL. (IV.39)

3O dimensionamento dos capacitores de acoplamento sera abordado no capıtulo em que estudaremos a respostaem frequencia de amplificadores. Por ora, caro leitor, nao se preocupe com essa questao.


Capıtulo IV 199

De acordo com a expressao acima, para obtermos a tensao na saıda vo, precisamos calcular a

tensao vgs em funcao da fonte de sinal vs na entrada do amplificador. A partir do circuito de

pequenos sinais da Fig. IV.43, temos que vgs = 0−vin, onde a tensao vin pode ser calculada atraves

da equacao nodal do terminal de fonte do JFET:

vinRF

+vin − vsRS

− gm vgs = 0.

Substituindo vgs = −vin na equacao nodal acima, obteremos:

vin

(1

RS+

1

RF+ gm

)=

vsRS

.

Para tornar a expressao mais concisa, vamos adotar a seguinte notacao:(

1RF

+ gm

)= 1

RF//(1/gm) .

Assim, a equacao acima pode ser reescrita da seguinte forma:

vin

(1 +

RS

RF //(1/gm)

)= vs

vin =RF //(1/gm)

RS +RF //(1/gm)· vs.

Como vgs = −vin, poderemos reescrever (IV.39) de modo que vo seja uma funcao de vs:

vo = −gm(− RF //(1/gm)

RS +RF //(1/gm)· vs)RD//RL.

Assim, o ganho de tensao do circuito da Fig. IV.43 sera

Av =vovs

= gm ·RD//RL ·RF //(1/gm)

RS +RF //(1/gm). (IV.40)

Observe que o ganho de tensao (IV.40) e positivo, ou seja, o amplificador em porta comum nao

e inversor como a configuracao em fonte comum estudada na secao anterior. Conforme ja havıamos

discutido anteriormente, essa caracterıstica e uma consequencia da inversao de polaridade da tensao

de sinal aplicada a juncao porta-fonte do JFET.

No que diz respeito a impedancia de entrada, seu calculo pode ser feito a partir do circuito

exibido na Fig. IV.44(a). Nesse circuito, removemos a fonte de sinal vs, juntamente com a sua

impedancia de saıda RS , e aplicamos uma fonte de teste vt para fazer o calculo da impedancia

equivalente vista da entrada — ou seja, a impedancia vista por essa fonte de teste. Para calcular a

vgs gmvgs

vt

RD RL

vo

RF

it

(a)

vgs gmvgs

RS

RD

RF

Ro

(b)

Figura IV.44: Calculo das impedancias de entrada (a) e de saıda (b) do amplificador em porta comum.


Capıtulo IV 200

impedancia de entrada, precisamos obter uma relacao matematica entre vt e a corrente it entregue

por essa fonte de teste. Essa relacao matematica e obtida a partir da equacao nodal do terminal de

fonte do JFET:vtRF− gm vgs − it = 0.

Como vgs = 0 − vt no circuito da Fig. IV.44(a), podemos reescrever a equacao acima da seguinte

forma:

vt

(1

RF+ gm

)= it.

A partir dessa expressao, concluımos que a impedancia de entrada do amplificador em porta comum

da Fig. IV.42(a) e dada por:

Ri =vtit

=1

1RF

+ gm= RF //(1/gm). (IV.41)

A partir de (IV.41), notamos que o ultimo termo da expressao (IV.40), obtida para o ganho

de tensao do amplificador em porta comum, representa exatamente a perda de sinal provocada

pelo divisor de tensao formado pela resistencia de saıda da fonte de sinal RS e a impedancia de

entrada do amplificador. Alem disso, e importante que o leitor perceba que a resistencia de entrada

do amplificador em porta comum e tipicamente bem menor que a de um amplificador em fonte

comum. Isso se deve ao baixo valor que o termo 1/gm pode assumir — essa questao ficara mais

clara para o leitor no exemplo a seguir. Consequentemente, a perda de sinal provocada pelo divisor

de tensao na entrada do amplificador sera mais significativa no amplificador em porta comum do

que na configuracao em fonte comum.

Observacao

E importante salientar que a expressao (IV.41) obtida para a impedancia de entrada do amplificador

em porta comum poderia ser obtida muito facilmente se adotassemos o modelo T da Fig. IV.33(b)

para descrever o comportamento do JFET para pequenos sinais. Empregando o modelo T, o circuito

da Fig. IV.44(a) seria redesenhado da seguinte forma:

v gmv

gm1

RF RD RL

vo

R i

Assim, a impedancia de entrada Ri = RF //(1/gm) seria obtida a partir de uma simples inspecao do

circuito acima.

Finalmente, para obter a impedancia de saıda do amplificador em porta comum, empregamos o

circuito apresentado na Fig. IV.44(b), onde a fonte de sinal vs foi zerada — ou seja, substituıda por

um curto-circuito — e a impedancia de carga RL foi removida. Nesse circuito, a tensao vgs sera

vgs = 0− gm vgs ·RF //RS .


Capıtulo IV 201

Consequentemente, teremos que

vgs(1 + gm ·RF //RS) = 0,

cuja unica solucao possıvel e vgs = 0.

A partir desse resultado, temos que a fonte de corrente controlada gm vgs no circuito da Fig.

IV.44(b) tambem sera nula. Como uma fonte de corrente nula e equivalente a um circuito aberto,

entao, teremos que a impedancia de saıda do amplificador em porta comum sera:

Ro = RD. (IV.42)

Note que essa impedancia de saıda e a mesma obtida em (IV.38) para o amplificador em fonte

comum. Essa coincidencia ja era esperada, tendo-se em vista que o sinal de saıda e tomado no

mesmo terminal do JFET em ambas as configuracoes amplificadoras.

A seguir e apresentado um exemplo de analise de um amplificador em porta comum, para que o

leitor adquira uma nocao sobre a ordem de grandeza tıpica assumida pelo ganho de tensao (IV.40)

e as impedancias de entrada (IV.41) e de saıda (IV.42).

Exemplo iv.9

O Amplificador em Porta Comum apresentado na figura abaixo foi construıdo com um JFET onde IDSS



RD

RF

J1 RSRL

vo

vs100

10 k

2,0 k

1,0 k

VDD = 10 V

Solucao:

O circuito de polarizacao do amplificador em porta comum acima e praticamente igual ao do circuito

do Exemplo IV.8. A unica diferenca e que o circuito de polarizacao deste amplificador em porta comum

nao possui o resistor RG. No entanto, como a corrente de polarizacao na porta do JFET e nula, chegamos

a conclusao de que a tensao VG tambem era nula no circuito de polarizacao do Exemplo IV.8. Consequen-

temente, a corrente de polarizacao ID = 2,0 mA, obtida naquele exemplo, sera exatamente igual a corrente

de polarizacao do transistor J1 no amplificador em porta comum acima.

De posse dessa corrente de polarizacao, podemos obter a transcondutancia gm do modelo de pequenos

sinais do JFET:

gm = − 2IDSS

VP

(1− VGS

VP

)= − 2

IDSS

VP

(1 +

RF IDVP

)= 2,0 mA/V.


Capıtulo IV 202


Av = gm ·RD//RL ·RF //(1/gm)

RS +RF //(1/gm)= 2,56 V/V.



Ri = RF //(1/gm) = 333,3 Ω,

Ro = RD = 2,0 kΩ.

Comparando os resultados obtidos nos Exemplos IV.8 e IV.9, a diferenca mais notavel esta no

fato de que a impedancia de entrada do amplificador em porta comum e significativamente menor

que aquela obtida na configuracao em fonte comum. Conforme mencionamos anteriormente, essa

diferenca se deve ao fato de que a impedancia de entrada da configuracao em porta comum depende

de 1/gm, que assume tipicamente valores baixos.

Uma consequencia dessa baixa impedancia de entrada e a maior perda de sinal experimentada

na entrada do amplificador, em virtude do divisor de tensao formado por RS e Ri. No caso do

amplificador em fonte comum do Exemplo IV.8, o ganho desse divisor de tensao foi de

Ri

RS +Ri=

RG

RS +RG= 0,9999 V/V.

Ja no caso do amplificador em porta comum do Exemplo IV.9, esse mesmo divisor de tensao apre-

sentou um ganho deRi

RS +Ri=

RF //(1/gm)

RS +RF //(1/gm)= 0,7692 V/V.

Uma consequencia disso foi o menor ganho de tensao, em modulo, que o amplificador em porta

comum apresentou em comparacao com a versao em fonte comum. Portanto, apesar da vantagem

de apresentar um ganho de tensao nao inversor, a grande desvantagem da configuracao em porta

comum esta na sua baixa impedancia de entrada.

IV.6.3 - Amplificador em Dreno Comum

Apos estudarmos as configuracoes amplificadoras em fonte comum e em porta comum, resta-nos

ainda realizar o estudo do Amplificador em Dreno Comum. Na Fig. IV.45(a) e apresentado o circuito

de um amplificador desse tipo, o qual emprega o esquema de polarizacao do tipo autopolarizado,

ilustrado na Fig. IV.45(b).

VDD

RF

J1

RG

RS

RL

vovs

(a)

VDD

RF

J1

VGS

ID

RG

(b)

Figura IV.45: Amplificador em Dreno Comum (a), juntamente com o seu circuito de polarizacao (b).


Capıtulo IV 203

Nesse amplificador, a fonte de sinal vs e aplicada ao terminal de porta atraves de um capacitor

de acoplamento, cujo objetivo e evitar que o nıvel medio do sinal de entrada (offset) interfira na

polarizacao do JFET. Ja o sinal de saıda e tomado no terminal de fonte, onde conectamos a carga

RL atraves de outro capacitor de acoplamento. Novamente estamos considerando que ambos os

capacitores de acoplamento foram dimensionados de modo a operar como circuitos abertos em DC

e como curtos-circuitos na faixa de frequencias do sinal vs.

No circuito da Fig. IV.45(a) tambem notamos que o terminal de dreno do transistor J1 esta

conectado diretamente a fonte de polarizacao VDD. Dessa forma, na analise de pequenos sinais —

quando a fonte VDD e zerada — o terminal de dreno do JFET estara conectado a terra — ou seja, a

parcela de pequenos sinais da tensao de dreno sera nula. Portanto, o amplificador da Fig. IV.45(a)

e classificado como dreno comum, porque, do ponto de vista de pequenos sinais, esse terminal do

JFET esta conectado a referencia comum entre as tensoes de entrada vs e de saıda vo.

Observacao

Observe, caro leitor, que novamente houve a necessidade da inclusao do resistor RG no circuito da

Fig. IV.45(a). Do mesmo modo que na configuracao em fonte comum, a necessidade da inclusao

desse resistor se deve ao fato de que o sinal de entrada e aplicado ao terminal de porta. Assim, a

presenca de RG permite que exista uma parcela de sinal nao nula no terminal de porta do JFET,

embora a parcela de polarizacao VG seja igual a zero.

A analise do comportamento do amplificador em dreno comum para pequenos sinais tambem

e realizada atraves da aplicacao do princıpio da superposicao, onde a fonte de polarizacao VDD e

zerada — ou seja, substituıda por um curto-circuito para a terra — e apenas a fonte de sinal vs e

aplicada ao circuito. Alem disso, os capacitores de acoplamento sao tratados como curtos-circuitos

e o comportamento fısico do JFET e aproximado pelo seu modelo linearizado para pequenos sinais.

Dessa forma, o circuito equivalente para a analise de sinais do amplificador da Fig. IV.45(a) fica

conforme ilustrado na Fig. IV.46.

vgs gmvgs

vo

RF

RG

RS

vs

RL

Figura IV.46: Circuito equivalente para pequenos sinais do amplificador em dreno comum.

Nesse circuito, a parcela de sinal da tensao na saıda e dada por

vo = gm vgs ·RF //RL,

onde a tensao vgs pode ser calculada atraves de:

vgs =RG

RS +RG· vs − vo.


Capıtulo IV 204

Consequentemente, podemos reescrever a expressao para a tensao na saıda da seguinte forma:

vo = gm

(RG

RS +RG· vs − vo

)RF //RL

vo (1 + gmRF //RL) = gm ·RG

RS +RG· vs ·RF //RL

vo =gmRF //RL

(1 + gmRF //RL)· RG

RS +RG· vs.

Portanto, o ganho de tensao de pequenos sinais proporcionado pelo amplificador em dreno comum

da Fig. IV.46 e dado por:

Av =vovs

=gmRF //RL


RS +RG. (IV.43)

Observe que a expressao (IV.43) indica que o amplificador em dreno comum proporciona um ganho

de tensao Av < 1 — da mesma forma que o amplificador em coletor comum construıdo com transistor

bipolar.

Apesar da desvantagem de apresentar um baixo ganho de tensao, a configuracao em dreno comum

tem como vantagem os valores alcancados pelas suas impedancias de entrada e de saıda. Para obter

a impedancia de entrada para pequenos sinais do circuito da Fig. IV.46, adotamos o esquema

ilustrado na Fig. IV.47(a), onde a fonte de sinal de entrada vs, juntamente com a sua impedancia

de saıda RS , foram removidas. Assim, a impedancia vista da entrada do amplificador e dada por:

Ri = RG. (IV.44)

Como a corrente de polarizacao no resistor RG e nula, essa resistencia nao afeta a polarizacao do

JFET. Dessa forma, o projetista tem total liberdade para escolher o valor de RG que resulte em

um valor adequado para a impedancia de entrada do amplificador — permitindo que o amplificador

exiba uma impedancia de entrada bastante elevada.

vgs gmvgs

vo

RF

RG

RL

R i

(a)

vgs gmvgs

RF

RG

RS

vt

it

= 0vg

(b)

Figura IV.47: Calculo das impedancias de entrada (a) e de saıda (b) do amplificador em dreno comum.

No que diz respeito a impedancia de saıda, o metodo adotado aqui para calcula-la e ilustrado na

Fig. IV.47(b). Nesse esquema, a fonte de sinal vs foi zerada para nao influenciar no resultado e a

resistencia de carga RL foi removida do circuito — tendo-se em vista que a carga nao faz parte do

amplificador. Alem disso, foi aplicada uma fonte de teste vt ao no de saıda do amplificador. Assim,

calculando-se a corrente it entregue por essa fonte ao circuito, poderemos obter a impedancia de

saıda do amplificador fazendo-se Ro = vt/it.


Capıtulo IV 205

Como a fonte de sinal vs foi zerada no circuito da Fig. IV.47(b), entao, teremos que vg = 0

no terminal de porta do transistor. Embora vg = 0, o leitor deve observar que vgs = 0 − vt nesse

circuito. Assim, para obtermos a corrente it, podemos escrever a equacao nodal do no de saıda do

amplificador:vtRF− gm vgs − it = 0

vtRF− gm (−vt)− it = 0

A partir da equacao nodal acima, podemos chegar a uma relacao matematica entre vt e it:

vt

(1

RF+ gm

)= it

vtRF //(1/gm)

= it

de onde obtemos a impedancia de saıda do amplificador em dreno comum:

Ro =vtit

= RF //(1/gm). (IV.45)

Em virtude dos valores tıpicos que a transcondutancia gm pode assumir, teremos que a impedancia

de saıda do amplificador em dreno comum e significativamente mais baixa que aquelas conseguidas

com o JFET nas demais configuracoes amplificadoras estudadas ate aqui. No exemplo a seguir, e

apresentada a analise de um amplificador para que o leitor tenha uma nocao dos valores numericos

que os parametros de desempenho podem alcancar na configuracao em dreno comum.

Exemplo iv.10

O Amplificador em Dreno Comum apresentado na figura abaixo foi construıdo com um JFET onde IDSS



RF

J1

RG

RS

RL

vovs

1,0 k1,0 M

10 k

100

VDD = 5,0 V

Solucao:

O circuito de polarizacao do amplificador em dreno comum acima e praticamente igual ao do circuito

adotado no Exemplo IV.8. A unica diferenca e que o circuito de polarizacao deste exemplo nao possui o

resistor de dreno RD. No entanto, como a corrente de polarizacao nao depende de RD — desde que o JFET

esteja operando no modo ativo —, entao, a corrente de polarizacao ID = 2,0 mA, obtida naquele exemplo,

sera exatamente igual a corrente de polarizacao do transistor J1 no amplificador em dreno comum acima.

Assim, para esse ponto de polarizacao, podemos obter a transcondutancia gm do modelo de pequenos


Capıtulo IV 206

sinais do JFET:

gm = − 2IDSS

VP

(1− VGS

VP

)= − 2

IDSS

VP

(1 +

RF IDVP

)= 2,0 mA/V.


Av =gmRF //RL


RS +RG= 0,645 V/V.



Ri = RG = 1,0 MΩ,

Ro = RF //(1/gm) = 333,3 Ω.

Ao compararmos os resultados do exemplo acima com aqueles obtidos com as demais configu-

racoes amplificadoras, notamos que a impedancia de entrada da configuracao dreno comum e bem

maior que aquela verificada no amplificador em porta comum do Exemplo IV.9, mas e exatamente

a mesma apresentada pelo circuito em fonte comum do Exemplo IV.8. Todavia, no que diz respeito

a impedancia de saıda, o amplificador em dreno comum apresentou o menor valor de Ro entre todas

as configuracoes.

Na Tabela IV.1 e apresentado um quadro comparativo entre os parametros de desempenho —

ganho de tensao, impedancias de entrada e de saıda — das tres configuracoes amplificadoras que

podem ser obtidas com o JFET. Esse quadro comparativo sera bastante util para que o projetista

seja capaz de escolher qual configuracao — ou combinacao delas — e mais adequada para atender

as especificacoes de um determinado projeto.

Tabela IV.1: Quadro comparativo entre as configuracoes basicas de amplificadores com JFET.

Parametro Fonte Comum Porta Comum Dreno Comum

Ganho de Tensao Av < −1,0 Av > +1,0 0 < Av < 1,0

Ri Alta Baixa Alta

Ro Alta Alta Baixa

Observacao

Por fim, vamos comparar os resultados obtidos aqui para o amplificador em dreno comum com

aqueles obtidos no Exemplo III.19 para o amplificador em coletor comum construıdo com transistor

bipolar:

• Apesar de ambos os amplificadores exibirem um ganho de tensao menor que a unidade, o

amplificador em coletor comum (Av = 0,883 V/V) apresentou um ganho maior que a confi-

guracao em dreno comum (Av = 0,645 V/V). A razao para essa diferenca se deve a maior

transcondutancia gm obtida com transistores bipolares.

• A impedancia de entrada do amplificador em dreno comum (Ri = 1,0 MΩ) e significativamente

maior que a fornecida pelo amplificador em coletor comum (Ri = 8,8 kΩ). A razao para isso

e a ausencia de corrente de porta no JFET, que nos permite adotar valores bem elevados para

a resistencia RG no circuito da Fig. IV.45(a).


Capıtulo IV 207

• A impedancia de saıda do amplificador em coletor comum (Ro = 21,2 Ω) apresentou um valor

bem menor que o proporcionado pelo circuito em dreno comum (Ro = 333,3 Ω). A razao para

isso tambem esta relacionada com o valor mais elevado da transcondutancia gm verificado em

transistores bipolares.

IV.6.4 - Limites de Excursao de Sinal da Saıda

Ate este ponto, estudamos o uso do JFET na construcao de circuitos amplificadores de sinal.

Nesse estudo, nos aproximamos o comportamento nao linear do JFET por um modelo linearizado,

valido exclusivamente para pequenos sinais aplicados a entrada. Uma das vantagens dessa apro-

ximacao linear foi a possibilidade de se empregar o princıpio da superposicao para analisarmos

isoladamente a polarizacao do transistor e o comportamento do amplificador com respeito ao sinal

de entrada.

Entretanto, o JFET ira funcionar como um elemento amplificador razoavelmente linear apenas

enquanto ele estiver operando no modo de saturacao. Caso o sinal aplicado a entrada do amplificador

seja grande o suficiente para levar o transistor a operar no modo de corte ou de triodo, o sinal na saıda

sera distorcido e nao preservara a mesma forma de onda que o sinal de entrada. Evidentemente, esse

comportamento e indesejavel para um amplificador de sinais. Por essa razao, nesta secao estamos

interessados em calcular quais sao os limites de excursao que o sinal na saıda de um amplificador

pode atingir, sem que o JFET deixe de operar no modo de saturacao.

Para isso, vamos iniciar nosso estudo com o amplificador basico da Fig. IV.48(a). Posteriormente,

os resultados obtidos para esse circuito serao estendidos para amplificadores praticos.

No circuito da Fig. IV.48(a) a tensao na saıda vo = vDS e dada por:

vDS = VDD −RD iD.

Essa mesma expressao pode ser reescrita da seguinte forma:

iD =VDD

RD− 1

RD· vDS . (IV.46)

Perceba que (IV.46) representa a equacao de uma reta no grafico iD×vDS , a qual e denominada reta

VDD

RD

J1

VGS

iD

vo

vgs

(a)

iD

vDS

QID

VDS VDD

VDDRD

vGS = 0

vGS < VP

VGSvGS =

(b)

Figura IV.48: Amplificador basico com JFET (a) e sua reta de carga (b) na caracterıstica iD × vDS .


Capıtulo IV 208

de carga — por estar associada ao comportamento eletrico da carga resistiva RD. A representacao

grafica dessa reta de carga esta ilustrada na Fig. IV.48(b), juntamente com as curvas caracterısticas

do JFET obtidas para diferentes tensoes de entrada vGS .

Observacao

Note que na equacao (IV.46) estamos levando em consideracao tanto o efeito das parcelas de pola-

rizacao, como as de pequenos sinais das tensoes e das correntes. Isso e absolutamente necessario,

porque nos estamos interessados em calcular os pontos em que o amplificador deixa de operar de

forma aproximadamente linear. Consequentemente, nao podemos usar o princıpio da superposicao

para separar as parcelas de polarizacao e de pequenos sinais.

A partir da Fig. IV.48(b), podemos estimar graficamente qual sera a tensao que o amplificador

exibira na saıda vo = vDS como resultado da aplicacao de uma tensao vGS na entrada. Para isso,

basta obter o ponto de cruzamento entre a reta de carga e a curva caracterıstica do JFET que

corresponde ao seu comportamento para a entrada vGS em questao. Realizando esse procedimento

para uma faixa de tensoes de entrada vGS , obteremos o grafico da Fig. IV.49 que associa uma tensao

vDS na saıda do amplificador para cada tensao vGS aplicada na entrada. Esse grafico e conhecido

como Curva Caracterıstica de Transferencia de Tensao do amplificador.

vGSVGS

Q

vgs

v

VDDvo

DS

VDS

VP

Corte

Triodo

Figura IV.49: Curva caracterıstica de transferencia de tensao do amplificador basico da Fig. IV.48(a),mostrando a distorcao que o comportamento nao linear do JFET pode causar no sinal de saıda.

Observando a curva caracterıstica da Fig. IV.49, notamos tres regioes de operacao bem distintas.

Para vGS ≤ VP , o JFET estara operando no modo de corte. Assim, teremos uma corrente de

dreno iD = 0, resultando em uma tensao constante na saıda vDS = VDD. Ja no intervalo em que

(vGS − VP ) ≤ vDS < VDD, temos o comportamento do circuito quando o JFET esta operando

no modo de saturacao. Observe que a relacao entre vDS e vGS e aproximadamente linear nessa

porcao do grafico. Infelizmente, esse comportamento aproximadamente linear deixa de existir para

vDS < (vGS−VP ), o que corresponde a operacao do JFET no modo de triodo. Portanto, a curva de

transferencia de tensao da Fig. IV.49 mostra claramente que o comportamento aproximadamente

linear do amplificador e garantido apenas quando a tensao na saıda vDS assume valores na faixa em

que o JFET esta operando no modo de saturacao.

A distorcao causada pelo comportamento nao linear do JFET tambem pode ser visualizada na

Fig. IV.49, onde um sinal senoidal de entrada vgs e superposto a tensao de polarizacao VGS e


Capıtulo IV 209

aplicado a entrada do amplificador. Como a amplitude do sinal vgs e grande o suficiente para levar

o JFET a operar fora do modo de saturacao, entao, a forma de onda do sinal de saıda vo acabou

sendo achatada em ambas as suas extremidades.

Observacao

Note, caro leitor, que a tensao de polarizacao VGS da Fig. IV.49 foi estrategicamente escolhida de

modo a posicionar o ponto de polarizacao Q — tambem conhecido como ponto quiescente — nas

proximidades do meio da regiao em que JFET esta operando no modo de saturacao. Essa pratica de

projeto tem como objetivo maximizar os limites de excursao positivo e negativo que um sinal pode

apresentar na saıda sem ser fortemente distorcido.

A analise grafica apresentada acima nos mostrou que os limites de excursao de sinal na saıda

do amplificador basico da Fig. IV.48(a) sao atingidos quando o JFET deixa de operar no modo de

saturacao e entra no modo de corte ou de triodo. Agora o nosso objetivo e calcular quantitativamente

quais sao os limites de excursao que o sinal da saıda do amplificador pode atingir sem exibir uma

consideravel distorcao.

De acordo com a Fig. IV.49, o limite maximo da excursao positiva do sinal na saıda vo e

atingido quando o JFET entra no modo de corte. Esse limite de excursao pode ser caracterizado

matematicamente como sendo o ponto em que a corrente total no dreno do JFET e

iD = 0.

No circuito da Fig. IV.48(a), a corrente de dreno no transistor e dada por iD = (VDD − vDS)/RD,

onde a tensao vDS e composta pela superposicao das suas parcelas de polarizacao VDS e de sinal vo.

Assim, ao atingirmos o limite maximo vomax de excursao do sinal na saıda, teremos que

VDD − (VDS + vomax)

RD= 0.

Resolvendo a equacao acima, obteremos a maxima amplitude que a parcela de sinal na saıda pode

exibir em sua excursao positiva:

vomax =VDD − VDS

RD·RD

= VDD − VDS .

(IV.47)

Lembrando que o termo (VDD−VDS)/RD e exatamente igual a parcela de polarizacao ID da corrente

de dreno no JFET da Fig. IV.48(a), podemos escrever (IV.47) da seguinte forma alternativa:

vomax = RD · ID. (IV.48)

Ou seja, os resultados acima nos mostram que a maxima amplitude que a parcela de sinal na saıda

pode atingir em sua excursao positiva e dada pela tensao de polarizacao sobre o resistor RD.

No que diz respeito ao limite mınimo da excursao negativa do sinal na saıda, a curva da Fig.

IV.49 nos indica que esse limite e atingido quando o JFET passa a operar no modo de triodo. Da

Secao IV.1, sabemos que a fronteira entre os modos de saturacao e de triodo acontece quando

vDS = vGS − VP .


Capıtulo IV 210

Considerando que vGS = VGS + vgs e que nesse ponto de transicao para o modo de triodo temos

que vDS = VDS + vomin, podemos reescrever a expressao acima na seguinte forma:

VDS + vomin = VGS + vgs − VP .

Se considerarmos que a parcela de sinal da tensao na saıda ainda nao comecou a ser distorcida

quando o JFET atinge a fronteira entre os modos de saturacao e triodo, entao, poderemos escrever

que vgs = vomin/Av. Assim, a expressao acima fica:

VDS + vomin = VGS +vomin

Av− VP .

Resolvendo essa equacao, obteremos uma estimativa para o limite mınimo que a excursao negativa

do sinal na saıda pode atingir:

vomin = − VDS − (VGS − VP )

1− 1/Av. (IV.49)

Neste ponto e importante recordarmos que o JFET deve estar polarizado com VDS ≥ VGS−VP para

estar garantidamente no modo de saturacao. Alem disso, se definirmos VDSsat = VGS − VP como

sendo a menor tensao DC que o transistor pode apresentar entre os terminais de dreno e fonte para

garantir a polarizacao no modo de saturacao, a expressao (IV.49) podera ser escrita da seguinte

forma:

vomin = − VDS − VDSsat

1− 1/Av. (IV.50)

Dessa forma, a expressao (IV.50) nos indica que o limite de excursao vomin depende da diferenca

entre VDS e o limiar mınimo VDSsat para essa mesma tensao de polarizacao.

Observacao

E importante deixar claro para o leitor que os limites de excursao de sinal da saıda obtidos em (IV.48)

e (IV.50) dependem exclusivamente do circuito de polarizacao DC do amplificador. Portanto, ao

projetar um amplificador, o projetista deve dimensionar o circuito de polarizacao de modo a levar

em consideracao as especificacoes desejadas para a excursao de sinal na saıda.

Usualmente, os projetistas dimensionam o circuito de polarizacao DC de modo a garantir limites de

excursao simetricos na saıda do amplificador. Para isso, impoe-se a seguinte restricao:

vomax = |vomin|.

Uma vez calculados os limites de excursao de sinal na saıda do amplificador basico da Fig.

IV.48(a), podemos adotar a mesma metodologia apresentada aqui para obter quantitativamente os

limites de excursao de sinal na saıda de outros amplificadores. A seguir, mostraremos o calculo dos

limites de excursao em exemplos praticos de circuitos amplificadores nas tres configuracoes basicas.

Limites de Excursao do Amplificador em Fonte Comum

Na Fig. IV.50 e apresentado o mesmo amplificador na configuracao fonte comum estudado na

Secao IV.6.1, onde o transistor J1 foi polarizado usando o esquema autopolarizado. Nessa figura

tambem sao exibidas as formas de onda das tensoes medidas nos terminais de dreno (vD) e fonte


Capıtulo IV 211

VDD

RD

RF

J1

RG

RS

RL

vo

vsvS

vD

iRD

iL

t

VD

vD

v

t

v

v

0

tVS

vS

Figura IV.50: Amplificador na configuracao fonte comum, mostrando a distorcao do sinal na saıdacausada pelo comportamento nao linear do JFET.

(vS) do JFET e na saıda (vo) do amplificador. Essas formas de onda mostram o que aconteceria

se um sinal senoidal vs fosse aplicado a entrada do amplificador com amplitude grande o suficiente

para levar o JFET a operar nos modos de corte e de triodo durante alguns trechos do perıodo da

senoide.

Observe que o grafico da tensao vS no terminal de fonte e constante. Isso e uma consequencia do

capacitor de bypass conectado a esse terminal, que e o responsavel por anular a parcela de sinal nesse

no do circuito. Assim, a tensao no terminal de fonte apresenta apenas a sua parcela de polarizacao

DC, ou seja, vS = VS .

Por outro lado, a Fig. IV.50 mostra que a forma de onda da tensao vD no dreno do JFET e

composta pelas suas parcelas de polarizacao e de sinal. Como o capacitor de acoplamento conectado

a saıda do amplificador opera como um curto-circuito para a faixa de frequencias do sinal, temos

que a parcela de sinal em vD e igual a forma de onda da tensao na saıda vo. Entretanto, como o

capacitor de acoplamento atua como um circuito aberto para a parcela de polarizacao, a forma de

onda da tensao na saıda nao apresenta nenhuma parcela DC. Desse modo, temos que vD = VD + vo.

Embora nao seja mostrada na Fig. IV.50, a forma de onda da tensao vG no terminal de porta do

JFET tambem e formada pela superposicao das parcelas de polarizacao e de sinal, onde vG = VG+vg.

No caso especıfico do circuito da Fig. IV.50, a tensao de polarizacao VG e igual a zero. Entretanto,

para tornar gerais os resultados apresentados nesta secao, vamos considerar o termo VG em todas

as nossas deducoes matematicas. Alem disso, o leitor deve ter em mente que a parcela de sinal vg

no terminal de porta nao e igual ao sinal de entrada vs — em virtude do divisor de tensao formado

por RS e RG no circuito da Fig. IV.50. Para expressar vg como uma funcao da tensao na saıda

vo, vamos considerar que vg = vo/A, onde A e definido como sendo o ganho de tensao entre vg e vo

enquanto a tensao na saıda nao ultrapassar os limites de excursao de sinal. No caso do amplificador

em fonte comum da Fig. IV.50, o seu modelo de pequenos sinais apresentado na Fig. IV.40 nos leva

a conclusao de que A = −gmRD//RL. Consequentemente, a tensao total no terminal de porta do

amplificador em fonte comum podera ser expressa por

vG = VG +voA.

No que diz respeito a corrente de dreno, a presenca da carga RL no circuito da Fig. IV.50 faz


Capıtulo IV 212

com que:

iD = iRD − iL

=VDD − vD

RD− voRL

.

Como a tensao total no terminal de dreno e dada por vD = VD + vo, entao,

iD =VDD − (VD + vo)

RD− voRL

.

Observe na expressao acima que a corrente de dreno iD tende a diminuir conforme a tensao na saıda

vo cresce. Dessa forma, a tensao na saıda deve ser mantida em uma faixa de valores de modo a

garantir que iD > 0, evitando que o JFET entre no modo de corte. Assim, para que o transistor

nao entre em corte:

iD > 0

VDD − (VD + vo)

RD− voRL

> 0.

Resolvendo essa equacao, obteremos:

VDD − VDRD

> vo

(1

RD+

1

RL

).

Reconhecendo que (1/RD + 1/RL) = 1/(RD //RL) e que a corrente de polarizacao do JFET e

ID = (VDD − VD)/RD, podemos reescrever a condicao acima de uma forma mais concisa:

vo < ID ·RD//RL.

Essa condicao nos mostra que existe um limite superior vomax que a excursao de sinal na saıda

podera atingir de modo que o JFET nao entre no modo de corte. Entao, de acordo com a expressao

acima, conclui-se que esse limite maximo de excursao e

vomax = ID ·RD//RL. (IV.51)

Observacao

Caso a carga RL seja desconectada da saıda do amplificador da Fig. IV.50, teremos uma alteracao

no limite maximo de excursao de sinal na saıda, onde o novo valor de vomax pode ser obtido fazendo

RL →∞ na expressao (IV.51). Dessa forma, obtemos

vomax = ID ·RD,

que vem a ser exatamente a mesma expressao obtida em (IV.48) para o amplificador da Fig. IV.48(a).

Observe tambem, caro leitor, que quanto menor for a resistencia de carga RL, menor sera o limite

maximo vomax.

Para evitar que o JFET entre no modo de triodo durante a operacao do amplificador da Fig.

IV.50, precisamos garantir que

vDS ≥ vGS − VP .


Capıtulo IV 213

Considerando que vD = VD + vo, vS = VS e vG = VG + vo/A, podemos reescrever a condicao acima

da seguinte forma:

VD + vo − VS ≥ VG +voA− VS − VP

vo

(1− 1

A

)≥ − VDS + VGS − VP .

vo ≥ −VDS − (VGS − VP )

1− 1/A.

De acordo com essa inequacao, o JFET nao entrara no modo de triodo se a tensao na saıda vo

estiver acima de um limite mınimo. Portanto, a partir do resultado acima, concluımos que o limite

inferior da excursao de sinal na saıda do amplificador da Fig. IV.50 sera

vomin = − VDS − (VGS − VP )

1− 1/A.

Se definirmos VDSsat = VGS − VP como sendo a tensao VDS mınima para garantir a polarizacao do

JFET no modo de saturacao, podemos reescrever a expressao acima da seguinte forma:

vomin = − VDS − VDSsat

1− 1/A. (IV.52)

Observe que esse limite inferior nao e influenciado pela resistencia de carga RL. Consequentemente,

esse resultado e exatamente igual aquele obtido anteriormente em (IV.50) para o amplificador basico

da Fig. IV.48(a).

Limites de Excursao do Amplificador em Porta Comum

Na Fig. IV.51 e apresentado o mesmo amplificador na configuracao porta comum estudado na

Secao IV.6.2. Tambem sao ilustradas as formas de onda das tensoes medidas nos terminais de dreno

(vD) e fonte (vS) do JFET e na saıda (vo) do amplificador.

A exemplo do que foi verificado no amplificador em fonte comum da Fig. IV.50, a tensao no

terminal de dreno do JFET e dada pela superposicao das parcelas de polarizacao DC e de pequenos

sinais. Como a parcela de pequenos sinais da tensao no dreno e igual a tensao na saıda vo, podemos

escrever que vD = VD + vo.

No caso da tensao no terminal de fonte do JFET, esta e composta pela superposicao da sua

VDD

RD

RF

J1 RS RL

vo

vs

vD

vS

iRD

iL

t

VD

vD

v

t

v

v

0

tVS

vS

Figura IV.51: Amplificador na configuracao porta comum, mostrando a distorcao do sinal na saıdacausada pelo comportamento nao linear do JFET.


Capıtulo IV 214

parcela de polarizacao DC VS e de uma fracao v′s do sinal de entrada vs. Assim, podemos escrever

que vS = VS + v′s. Ja a tensao no terminal de porta e constante e igual a zero — ou seja, a tensao

de polarizacao e nula e nao ha uma parcela de pequenos sinais. O fato de a tensao de polarizacao

ser igual a zero e uma consequencia do uso do circuito autopolarizado, que estabelece VG = 0 na

porta do JFET. Para tornar nossas conclusoes mais gerais, vamos considerar em nossa analise que

vG = VG, ou seja, a tensao no terminal de porta e formada apenas pela parcela de polarizacao — a

qual e VG = 0 no caso especıfico de um circuito de polarizacao autopolarizado.

No que diz respeito a corrente de dreno no JFET, o circuito da Fig. IV.51 nos indica que

iD = iRD − iL

=VDD − vD

RD− voRL

.

Como a tensao total no terminal de dreno e dada por vD = VD + vo, entao,

iD =VDD − (VD + vo)

RD− voRL

.

Para evitar que o JFET J1 entre no modo de corte, precisamos garantir que

iD > 0

VDD − (VD + vo)

RD− voRL

> 0.

Resolvendo essa equacao, obteremos:

VDD − VDRD

> vo

(1

RD+

1

RL

).

Considerando novamente que (1/RD + 1/RL) = 1/(RD //RL) e ID = (VDD − VD)/RD, podemos

reescrever a condicao acima da seguinte forma:

vo < ID ·RD//RL.

Essa condicao nos mostra o limite superior vomax que a excursao de sinal na saıda podera atingir

de modo que o JFET nao entre no modo de corte:

vomax = ID ·RD//RL. (IV.53)

Observacao

Note, caro leitor, que o limite superior obtido em (IV.53) e exatamente o mesmo obtido em (IV.51)

para o amplificador em fonte comum da Fig. IV.50. Isso e uma consequencia do fato de que em ambos

os amplificadores o sinal de saıda e tomado no mesmo terminal do JFET. Portanto, ja esperavamos

que os limites de excursao de ambas as configuracoes fossem bem semelhantes.

Para evitar que o JFET entre no modo de triodo durante a operacao do amplificador da Fig.

IV.51, precisamos garantir que



Capıtulo IV 215

Considerando que vD = VD + vo, vS = VS + v′s e vG = VG, podemos reescrever a condicao acima da

seguinte forma:

VD + vo − (VS + v′s) ≥ VG − (VS + v′s)− VP

vo ≥ − VDS + VGS − VP .

vo ≥ − [VDS − (VGS − VP )].

De acordo com essa inequacao, o JFET nao entrara no modo de triodo se a tensao na saıda vo

estiver acima de um limite mınimo. Portanto, a partir do resultado acima, concluımos que o limite

inferior da excursao de sinal na saıda do amplificador da Fig. IV.51 sera

vomin = − [VDS − (VGS − VP )].

Se definirmos VDSsat = VGS − VP como sendo a tensao VDS mınima para garantir a polarizacao do

JFET no modo de saturacao, podemos reescrever a expressao acima da seguinte forma:

vomin = − (VDS − VDSsat). (IV.54)

Observe que esse limite inferior e ligeiramente diferente daquele obtido em (IV.52) para o ampli-

ficador em fonte comum. Isso acontece porque a condicao para a operacao no modo de saturacao

(vDS ≥ vGS − VP ) depende da tensao no terminal de porta do JFET. Portanto, como as tensoes de

porta nos amplificadores das Figs. IV.50 e IV.51 sao diferentes, ja esperavamos uma diferenca nos

limites mınimos de excursao de sinal.

Limites de Excursao do Amplificador em Dreno Comum

Na Fig. IV.52 e apresentado o mesmo amplificador na configuracao dreno comum estudado na

Secao IV.6.3. Tambem sao ilustradas as formas de onda das tensoes medidas nos terminais de dreno

(vD), porta (vG) e fonte (vS) do JFET e no terminal de saıda (vo) do amplificador.

VDD

RF

J1

RG

RS

RL

vovs

v

t

v

v

0

t

VS

vS

t

vG

VG

vD

vS

vS

t

vDVDD

iLiRF

Figura IV.52: Amplificador na configuracao dreno comum, mostrando a distorcao do sinal na saıdacausada pelo comportamento nao linear do JFET.

Neste amplificador, a tensao vD no terminal de dreno e constante e igual a VCC , ja que este

terminal esta conectado diretamente a fonte de polarizacao do circuito. Como a parcela de sinal da

tensao no dreno sera nula, tambem podemos escrever que vD = VD, onde a parcela de polarizacao

VD = VDD. Por outro lado, a tensao vS no terminal de fonte e composta pelas suas parcelas de po-

larizacao e de pequenos sinais. Como o capacitor de acoplamento conectado a saıda do amplificador


Capıtulo IV 216

opera como um curto-circuito para a faixa de frequencias do sinal vo, temos que vS = VS + vo.

A tensao no terminal de porta do JFET tambem e composta pelas parcelas de polarizacao e de

pequenos sinais, ou seja, vG = VG + vg. No caso especıfico do circuito da Fig. IV.52, temos que

a parcela de polarizacao e VG = 0. No que diz respeito a parcela de pequenos sinais, temos que

vg = vo/A, onde A e o ganho de tensao entre vg e a saıda vo, dado por:

A =vovg

=gmRF //RL

1 + gmRF //RL.

Essa expressao foi obtida a partir da analise do circuito equivalente para pequenos sinais ilustrado

na Fig. IV.46 — a deducao da expressao acima e deixada como exercıcio para o nosso amigo leitor.

Assim, podemos expressar matematicamente a tensao no terminal de porta do JFET como sendo

vG = VG + vo/A.

Em relacao a corrente de dreno no circuito da Fig. IV.52, podemos expressa-la como sendo a

soma das correntes nos resistores RF e RL:

iD = iRF + iL =vSRF

+voRL

=VS + voRF

+voRL

.

Para que o JFET nao entre em corte durante a operacao do amplificador da Fig. IV.52, devemos

garantir que

iD > 0

VS + voRF

+voRL

> 0

VSRF

+ vo

(1

RF+

1

RL

)> 0.

Reconhecendo que ID = VS/RF e que (1/RF + 1/RL) = 1/(RF //RL), poderemos reescrever a

inequacao acima de uma forma mais concisa:

vo > −RF //RL · ID.

De acordo com essa condicao, notamos que existe um limite inferior de tensao que o sinal na saıda

vo podera assumir sem que o JFET entre no modo de corte. Dessa forma, concluımos que o limite

mınimo que a excursao de sinal na saıda pode assumir sera:

vomin = −RF //RL · ID. (IV.55)

Observacao

Qualitativamente, podemos interpretar o comportamento do amplificador da Fig. IV.52 no semiciclo

negativo (vo < 0) da seguinte forma: quando o sinal na saıda comeca a decrescer a partir de vo = 0,

a tensao no terminal de fonte vS tambem decresce na mesma proporcao. Esse decrescimento de vS

resulta em uma progressiva reducao na corrente que circula pelo resistor RF , pois iRF = vS/RF .

Por outro lado, como vo < 0, a corrente drenada pela carga RL se torna negativa — isto e, inverte o

seu sentido em relacao ao que esta ilustrado na Fig. IV.52 — e tambem vai aumentando em modulo,

pois iL = vo/RL. Entao, em virtude da diminuicao de iRF e do aumento no modulo de iL, a corrente

de dreno iD = iRF + iL = iRF − |iL| vai progressivamente decrescendo conforme a tensao de sinal

vo vai diminuindo. Essa situacao so pode ser mantida enquanto iRF > |iL|, pois quando |iL| atingir

o mesmo valor que iRF , teremos iD = iRF − |iL| = 0 e o transistor entrara em corte.


Capıtulo IV 217

Para evitar que o JFET entre no modo de triodo, devemos garantir que


Recordando que vD = VD, vS = VS + vo e vG = VG + vo/A, podemos escrever que

VD − (VS + vo) ≥(VG +

voA

)− (VS + vo)− VP .

VDS ≥ VGS +voA− VP .

vo ≤ [VDS − (VGS − VP )] ·A.

De acordo com essa expressao, notamos que a tensao na saıda vo deve se manter abaixo de um limite

maximo para garantir a operacao do JFET fora do modo de triodo. Dessa forma, concluımos que o

limite maximo que a excursao de sinal na saıda pode assumir sera:

vomax = [VDS − (VGS − VP )] ·A. (IV.56)

Se definirmos novamente VDSsat = VGS − VP como sendo a tensao VDS mınima para garantir a

polarizacao do JFET no modo de saturacao, podemos reescrever a expressao acima da seguinte

forma:

vomax = (VDS − VDSsat) ·A. (IV.57)

Como o ganho A verificado em um amplificador em dreno comum assume valores no intervalo

0 < A < 1, temos que o limite superior de excursao de sinal vomax e ligeiramente menor que a

diferenca VDS − VDSsat.

Observe, caro leitor, que os mecanismos que limitam a excursao de sinal na saıda do amplificador

em dreno comum sao os mesmos estudados para o amplificador em fonte comum — ou seja, os

limites de excursao sao atingidos quando o JFET entra no modo de corte ou de triodo. Entretanto,

a principal diferenca esta no fato de que no amplificador em dreno comum o transistor entra em

triodo quando a tensao na saıda atinge vomax e entra em corte quando a saıda chega em vomin,

enquanto que no amplificador em fonte comum a situacao e exatamente oposta.

Observacao

Nesta secao foram apresentados os calculos dos limites de excursao de sinal na saıda de amplificadores

construıdos com JFET de canal-N.

No caso de amplificadores construıdos com JFET de canal-P, devemos garantir que a corrente de

dreno seja

iD > 0

para qualquer tensao vo na saıda do amplificador. Assim, evita-se que o transistor entre no modo de

corte. Por outro lado, para evitar que o mesmo JFET de canal-P entre no modo de triodo, devemos

garantir que a condicao

vDS ≤ vGS − VP

seja satisfeita. Consequentemente, o calculo dos limites de excursao de amplificadores implementados

com JFET de canal-P e analogo ao procedimento estudado nesta secao. Por esse motivo, nao sera

necessario apresentar essa analise aqui — convidamos o leitor a tentar faze-la como exercıcio.


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