Flip-Flop D Grupo
2
IEFP- Instituto do Emprego e Formação Profissional Delegação de Lisboa e Vale do Tejo Centro de Formação Profissional do Seixal CURSO: EFA NS- ELECTRÓNICA AUTOMAÇÃO E COMPUTADORES FORMANDO: João Pedro Pinto de Almeida Nº 15; Rúben Romão Nº 24 MÓDULO: F15 FLIP FLOP TIPO “D” EDGE-TRIGGERED O Flip-Flop tipo “D” edge-triggered é constituído por um Latch tipo “D” como master e um Latch “SR” como slave. O princípio de funcionamento deste Flip-Flop pode ser entendido da seguinte maneira: quando o sinal de clock é 0, apenas o tipo “D” está activo. Quando se altera o ciclo de clock (0-1) activa-se o Latch “RS” que guarda o valor registado no Latch “D”. A este registo guardado quando o ciclo de clock se altera de 0 para 1 é designado de positive edge- triggered, ou seja, reage no flanco ascendente. Seria um FF que trabalha identicamente ao anterior se removêssemos as portas “NOT” na entrada de clock mas, neste caso, o registo seria feito no ciclo descendente de clock, ou seja, de 1 para 0. A este funcionamento designa-se por negative edge-triggered. Clock Entrada "D" Operação 0-1 0 Reset (Q=0) 0-1 1 Set (Q=1) Por este motivo, os valores de entrada nas portas “S” e “R” só se alteram quando existe o impulso de clock. Por este motivo, as portas ficam sincronizadas com o ciclo de clock. TEMPORIZAÇOES DO FLIP-FLOP TIPO “D” Para entendermos o “Delay” existente neste tipo de Flip-Flops temos de falar nos vários tempos existentes nestes componentes: Tempo de preparação (Ts): intervalo de tempo antes de receber o sinal de clock. Neste momento a entrada deve ser mantida estável. Tempo de manutenção (Th): intervalo de tempo após receber o sinal de clock. A entrada deve ser mantida estável também. Tempo de propagação (Tp): tempo que decorre entre a transição do sinal de clock até que o FF mude o valor de saída Para se colocar o estado do Flip-Flop a 1 há que respeitar os tempos de preparação (Ts) e de manutenção (Th), ou seja, antes de receber o sinal de clock, a entrada “D” mantém-se estável, é recebido o sinal de clock, o tempo de manutenção mantém o valor da entrada “D” estável e, só depois do ciclo de clock se deslocar para 1 é que é alterada o valor de saída do Flip-Flop. A este tempo designa-se de tempo de propagação.
-
Upload
goncalo-romao -
Category
Documents
-
view
9 -
download
3
Transcript of Flip-Flop D Grupo
-
IEFP- Instituto do Emprego e Formao Profissional
Delegao de Lisboa e Vale do Tejo
Centro de Formao Profissional do Seixal
CURSO: EFA NS- ELECTRNICA AUTOMAO E COMPUTADORES
FORMANDO: Joo Pedro Pinto de Almeida N 15; Rben Romo N 24
MDULO: F15
FLIP FLOP TIPO D EDGE-TRIGGERED
O Flip-Flop tipo D edge-triggered constitudo por um Latch tipo D como master e um
Latch SR como slave. O princpio de funcionamento deste Flip-Flop pode ser entendido da
seguinte maneira: quando o sinal de clock 0, apenas o tipo D est activo. Quando se altera
o ciclo de clock (0-1) activa-se o Latch RS que guarda o valor registado no Latch D. A este
registo guardado quando o ciclo de clock se altera de 0 para 1 designado de positive edge-
triggered, ou seja, reage no flanco ascendente. Seria um FF que trabalha identicamente ao
anterior se removssemos as portas NOT na entrada de clock mas, neste caso, o registo seria
feito no ciclo descendente de clock, ou seja, de 1 para 0. A este funcionamento designa-se por
negative edge-triggered.
Clock Entrada "D" Operao
0-1 0 Reset (Q=0)
0-1 1 Set (Q=1)
Por este motivo, os valores de entrada nas portas S e R s se alteram quando existe o
impulso de clock. Por este motivo, as portas ficam sincronizadas com o ciclo de clock.
TEMPORIZAOES DO FLIP-FLOP TIPO D
Para entendermos o Delay existente neste tipo de Flip-Flops temos de falar nos vrios
tempos existentes nestes componentes:
Tempo de preparao (Ts): intervalo de tempo antes de receber o sinal de clock. Neste
momento a entrada deve ser mantida estvel.
Tempo de manuteno (Th): intervalo de tempo aps receber o sinal de clock. A entrada deve
ser mantida estvel tambm.
Tempo de propagao (Tp): tempo que decorre entre a transio do sinal de clock at que o
FF mude o valor de sada
Para se colocar o estado do Flip-Flop a 1 h que respeitar os tempos de preparao (Ts) e de
manuteno (Th), ou seja, antes de receber o sinal de clock, a entrada D mantm-se estvel,
recebido o sinal de clock, o tempo de manuteno mantm o valor da entrada D estvel e,
s depois do ciclo de clock se deslocar para 1 que alterada o valor de sada do Flip-Flop. A
este tempo designa-se de tempo de propagao.
-
IEFP- Instituto do Emprego e Formao Profissional
Delegao de Lisboa e Vale do Tejo
Centro de Formao Profissional do Seixal
CURSO: EFA NS- ELECTRNICA AUTOMAO E COMPUTADORES
FORMANDO: Joo Pedro Pinto de Almeida N 15; Rben Romo N 24
MDULO: F15
SEQUNCIA DE FUNCIONAMENTO E TEMPORIZAAO DO FLIP-FLOP
ENTRADA D ESTVEL
TS (TIME SETUP)
ENTRADA DE SINAL DE CLOCK
TH (T
ENTRADA D ESTVEL
VALOR DE SADA E SUBIDA DE 0 PARA 1 DO VALOR DE CLOCK
D C Qn Qn+1
X X Qn Comp. Qn
0 0 1
1 1 0
TH (TIME HOLD)
TP (TEMPO DE
PROPAGAO)
