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CAMPO DE CONHECIMENTO:

ARQUITETURA DE COMPUTADORES E SISTEMAS DIGITAIS

Atenção: NÃO ABRA este caderno antes do início da prova.Tempo total para resolução desta prova: 4 (quatro) horas.

I N S T R U Ç Õ E S

Confira, no cartão-resposta, seu nome, seu número de inscrição e o campo de conhecimento para o qual se inscreveu. Transcreva seu nome e seu número de inscrição nos campos abaixo. Transcreva também os números correspondentes ao local, setor, grupo e ordem. Assine no local indicado.

Verifique no caderno de prova se faltam folhas, se a sequência de questões está correta e se há imperfeições gráficas que possam causar dúvidas. Comunique imediatamente ao fiscal qualquer irregularidade.

Para cada uma das 20 (vinte) questões objetivas são apresentadas 5 (cinco) alternativas (de “A” a “E”), das quais apenas 1 (uma) é correta.

A interpretação das questões é parte integrante da prova, não sendo permitidas perguntas aos fiscais. Utilize os espaços e/ou páginas em branco para rascunho. Não destaque folhas do caderno de prova.

Examine o cartão-resposta e veja se há marcações indevidas no campo destinado às suas respostas. Se houver, reclame imediatamente.

Transcreva com caneta esferográfica fabricada em material transparente, de tinta preta (preferencialmente) ou azul, as respostas das questões objetivas para o cartão-resposta, que será o único documento válido para efeito de correção.

Em nenhuma hipótese haverá substituição do cartão-resposta ou da folha oficial da questão discursiva por erro de preenchimento ou qualquer dano causado pelo candidato.

Questões objetivas em branco, que contenham mais de uma resposta, emendas ou rasuras, não serão consideradas.

A resposta da questão discursiva deverá ser transcrita, com caneta esferográfica de tinta preta ou azul e dentro do tempo de duração da prova, para a folha oficial de resposta, a qual não deverá ser assinada nem identificada pelo(a) candidato(a).

Não será permitida, durante a realização da prova, a comunicação entre candidatos, o porte nem a utilização de aparelhos celulares ou similares, de calculadoras ou similares, de relógios, de livros de anotações, de impressos nem de qualquer outro material de consulta, sendo eliminado do concurso o(a) candidato(a) que descumprir esta determinação.

Ao terminar, entregue ao fiscal o caderno de prova, o cartão-resposta e a folha de resposta da questão discursiva. Você só poderá se retirar definitivamente do grupo de realização da prova a partir das 16h30min (horário oficial de Brasília).

Para conferir suas respostas com o gabarito oficial, anote-as no quadro constante da última folha, o qual poderá ser destacado e levado com você.

INSCRIÇÃO NOME DO(A) CANDIDATO(A)

ASSINATURA DO(A) CANDIDATO(A) LOCAL / SETOR / GRUPO / ORDEM

CONCURSO PÚBLICO EDITAL 01/UFSC-UFFS/2009

ARQUITETURA DE COMPUTADORES E SISTEMAS DIGITAIS 2


QUESTÃO DISCURSIVA

A Lei n° 12.029, de 15 de setembro de 2009, que cria a Universidade

Federal da Fronteira Sul, estabelece em seu Artigo 2° que “A UFFS terá por

objetivo ministrar ensino superior, desenvolver pesquisa nas diversas áreas do

conhecimento e promover a extensão universitária, caracterizando sua inserção

regional mediante atuação multicampi, abrangendo, predominantemente, o norte

do Rio Grande do Sul, com campi nos Municípios de Cerro Largo e Erechim, o

oeste de Santa Catarina, com campus no Município de Chapecó, e o sudoeste do

Paraná e seu entorno, com campi nos Municípios de Laranjeiras do Sul e

Realeza”.

Considerando que a Universidade Federal da Fronteira Sul (UFFS) é uma

instituição universitária comprometida com a promoção da extensão e com o

desenvolvimento da região na qual se insere, e considerando que uma das

atribuições do professor da UFFS será desenvolver atividades de extensão,

apresente e discuta, em um texto de até 30 (trinta) linhas, uma proposta de

extensão que possa produzir impacto positivo junto à sociedade e que, na sua

maneira de ver, deva ser considerada prioritária pela UFFS. Explicite as razões

que sustentam esta priorização, tendo em vista as contribuições que a sua área

do conhecimento poderá trazer à região.

FOLHA DE RASCUNHO – QUESTÃO DISCURSIVA

ESTE RASCUNHO NÃO SERÁ CORRIGIDO!

TÍTULO01

02

03

04

05

06

07

08

09

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

TRANSCREVA A QUESTÃO DISCURSIVA DESTE RASCUNHO PARA AFOLHA OFICIAL DA QUESTÃO DISCURSIVA.


PROVA OBJETIVA

01) As representações binária, octal e hexadecimal do número decimal 99 são ___, ___ e ___, respectivamente.

Assinale a alternativa que preenche CORRETAMENTE as lacunas acima.

A( ) 1100011b – 133o – 63h

B( ) 1100010b – 143o – 5Ah

C( ) 1100011b – 143o – 63h

D( ) 1100010b – 133o – 5Ah

E( ) 1100010b – 67o – 59h

02) Considere três números inteiros x, y e z, onde a representação octal de x é 154 o e a representação binária de y é 1100b. Assinale a alternativa que apresenta a representação binária de z, sabendo que z=x/y.

A( ) 01001b

B( ) 01000b

C( ) 01010b

D( ) 01100b

E( ) 01110b


03) O processador MIPS é um “RISC” que possui palavra de dados e palavra de instrução com 32 bits. Este processador possui em seu repertório as instruções detalhadas a seguir, onde $s1 ,$s2 e $s3 representam registradores.

Mnemô-nico Instrução Linguagem de

Montagem Significado

add Adição add $s1, $s2, $s3 $s1 := $s2 + $s3sub Subtração sub $s1, $s2, $s3 $s1 := $s2 - $s3or OR or $s1, $s2, $s3 $s1 := $s2 OR $s3

and AND and $s1, $s2, $s3 $s1 := $s2 AND $s3slt Set on less than slt $s1, $s2, $s3 if($s2 < $s3) $s1 := 1; else $s1 := 0lw Load word lw $s1, desl($s2) $s1 := Mem[$s2+desl]sw Store word sw $s1, desl($s2) Mem[$s2+desl] := $s1beq Branch on equal beq $s1, $s2, desl if($s1 == $s2) then PC := PC+4+(desl<<2)

j Jump j end PC := (PC+4)[31-28] || end

Considere uma versão de processador MIPS na qual o datapath está organizado como um pipeline com os seguintes estágios: IF: busca a instrução na memória de instruções. ID: decodifica a instrução e lê os registradores-fonte. A leitura ocorre sempre na segunda

metade do ciclo de relógio. EX: executa a operação ou calcula o endereço a ser acessado na memória de dados. MEM: lê ou escreve na memória de dados (se especificado pela instrução). WB: escreve o resultado da operação em registrador-destino (se especificado pela

instrução).

Além disso, o datapath desta versão de MIPS não possui conexões para realizar adiantamento (forwarding), mas permite que qualquer um de seus registradores seja escrito e lido em um mesmo ciclo de relógio. (Quando um registrador é escrito, a escrita ocorre na primeira metade do ciclo de relógio. Já a leitura de registradores-fonte ocorre na segunda metade do ciclo de relógio. Isto evita hazards estruturais no banco de registradores.)Considere o trecho de programa a seguir, escrito em linguagem de montagem do processador MIPS. (Observação: este trecho foi escrito assumindo-se os registradores físicos do processador, denotados por $0, $1, ... , $6. )

endereço instrução (mnemônico) significado da instrução1000 lw $1, 4000 ($0) R1 := Mem[R0+4000]1004 add $2, $1, $1 R2 := R1 + R11008 add $5, $4, $3 R5 := R4 + R31012 sub $6, $5, $2 R6 := R5 - R2

Este trecho de programa irá executar em _____ ciclos de relógio na versão de processador MIPS descrita nesta questão.

Assinale a alternativa que preenche CORRETAMENTE a lacuna acima.

A( ) 20B( ) 12C( ) 4D( ) 8E( ) 1004) Identifique se são verdadeiras (V) ou falsas (F) as afirmativas com relação à

interrupção e exceção.ARQUITETURA DE COMPUTADORES E SISTEMAS DIGITAIS 6

( ) Interrupção e exceção são eventos que causam mudanças inesperadas no fluxo de controle das instruções.

( ) Uma exceção tem origem fora do processador e é utilizada pelos dispositivos de entrada/saída para se comunicar com o processador.

( ) Na convenção do processador MIPS o termo interrupção é usado para referir-se a qualquer mudança inesperada no fluxo de controle, sem distinguir se a causa é interna ou externa.

( ) A ocorrência de uma interrupção não está associada à execução de qualquer instrução e não impede que a instrução que estiver sendo executada termine normalmente.

( ) Na arquitetura Intel IA-32 o termo interrupção é usado para indicar ambos os eventos, interrupção e exceção.

Assinale a alternativa que apresenta a sequência CORRETA, de cima para baixo.

A( ) V – V – F – V – FB( ) V – F – V – F – F C( ) V – F – F – V – V D( ) F – V – F – V – VE( ) F – F – F – V – V

05) Numere a Coluna 2 para relacionar os métodos de comunicação com dispositivos de E/S (Entrada/Saída), listados na Coluna 1, com as características listadas na Coluna 2.

Coluna 1 Coluna 2

I. E/S Programada

II. E/S controlada por Interrupção

III. Acesso Direto à Memória

( ) O dispositivo de E/S solicita o serviço ao processador quando está pronto para transferência de dados

( ) O processador deve examinar periodicamente o estado do dispositivo de E/S para verificar se a operação solicitada anteriormente foi completada.

( ) Método que apresenta como desvantagem a maior demanda de CPU dentre os métodos considerados.

( ) Neste método, quando a transferência de dados entre dispositivo de E/S e memória é concluída, o processador é notificado.

( ) Método que apresenta como vantagem a menor demanda de CPU dentre os métodos considerados.

( ) Nenhuma ação é realizada pelo dispositivo de E/S para interromper o processador. Ou seja, o dispositivo não gera interrupção.


A( ) III – I – III – II – III – IIB( ) I – II – I – II – II – II C( ) II – I – I – III – III – ID( ) II – II – II – I – II – IIIE( ) III – III – II – III – I – I

06) No processador MIPS as instruções aritméticas e lógicas operam somente com registradores. Um exemplo de instrução aritmética é “add”, definida como segue ($s1, $s2 e $s3 são registradores):


Mnemônico Instrução Linguagem de Montagem Significadoadd Adição add $s1, $s2, $s3 $s1 := $s2 + $s3

O formato para instruções aritméticas (denominado “tipo R”) é o seguinte:

bits 31 26

25 21

20 16

15 11

10 6

5 0

campos

opcode rs rt rd shamt funct

Neste formato, os campos “rs” e “rt” se referem aos endereços dos registradores-fonte, ao passo que o campo “rd” se refere ao endereço do registrador-destino. As figuras 6a e 6b mostram, respectivamente, o diagrama do datapath e o diagrama de estados do bloco de controle de uma versão multiciclo do processador MIPS.

32

Endereço

DadoMemMemória

PC

Dado a ser escrito

MUX

0

1 Zero

Resultado

ULA

Reg a serlido #1Reg a serlido #2

Reg a serescritoDado deescrita

Dado lido #1

Dadolido #2

RegistradoresRegistrador

deinstrução

Registradorde dados

damemória

A

B

ULASaída

32

[25-21]

[20-16]

[15-11]MUX

0

1

[15-0]

MUX

0

1

MUX

0

1

2

3MUX

0

1 Exten-são de

sinal

Desl.à esq.2 bits

4

3216

IouD

LerMem

EscMem

IREsc

Opera-çãoda

ULA2

6

32

[5-0]

EscReg

RegDst

Controle

ULAOp

ULAFonteA

FontePCPCEscCond

PCEsc

MemParaReg

ULAFonteB 2

Desl.à esq.2 bits

MUX

0

1

2

26

[25-0]

[31-28]

26 28

4

2

[31-0]

32

Endereço

DadoMemMemória

PC

Dado a ser escrito

MUX

0

1

MUX

0

1 Zero

Resultado

ULA



Dado lido #1

Dadolido #2

Registradores



Dado lido #1

Dadolido #2

RegistradoresRegistrador

deinstrução

Registradorde dados

damemória

Registradorde dados

damemória

A

B

ULASaída

32

[25-21]

[20-16]

[15-11]MUX

0

1

MUX

0

1

[15-0]

MUX

0

1

MUX

0

1

MUX

0

1

2

3

MUX

0

1

2

3MUX

0

1

MUX

0

1 Exten-são de

sinal

Exten-são de

sinal

Desl.à esq.2 bits

Desl.à esq.2 bits

4

3216

IouD

LerMem

EscMem

IREsc

Opera-çãoda

ULA

Opera-çãoda

ULA2

6

32

[5-0]

EscReg

RegDst

Controle

ULAOp

ULAFonteA

FontePCPCEscCond

PCEsc

MemParaReg

ULAFonteB 2

Desl.à esq.2 bits

Desl.à esq.2 bits

MUX

0

1

2

MUX

0

1

2

26

[25-0]

[31-28]

26 28

4

2

[31-0]

Figura 6a


ULAFonteA = 1ULAFonteB = 00

ULAOp = 01PCEscCond = 1

PCEsc = 0FontePC = 01

Término do desvio condicional

8ULAFonteA = 1ULAFonteB = 10

ULAOp = 00

Cálculo do endereço de acesso à memória

2

3

4

5LerMem = 1

IouD = 1EscMem = 1

IouD = 1

EscReg = 1MemParaReg = 1

RegDst = 0

Acesso àmemória

Acesso àmemória

Escrita noregistrador Rt

Op = ‘lw’

Op = ‘sw’

Execução

6

7


Término do desvio incondicional9


ULAOp = 00

LerMem = 1ULAFonteA = 0

IouD = 0IREsc = 1

ULAFonteB = 01ULAOp = 00PCEsc = 1

FontePC = 00

Busca da instrução

0Decodificação da instrução/Leitura dos registradores Rs e Rt

1

início

(Op = ‘lw’) OU (Op = ‘sw’)

Op = tipo R (=aritmética)

Op = ‘b

eq’

Op

= ‘ju

mp’


ULAOp = 10

RegDst =EscReg =

MemParaReg =










ULAOp = 00


2

3

4

5LerMem = 1

IouD = 1EscMem = 1

IouD = 1


RegDst = 0

Acesso àmemória

Acesso àmemória


Op = ‘lw’

Op = ‘sw’


ULAOp = 00


2

3

4

5LerMem = 1

IouD = 1EscMem = 1

IouD = 1


RegDst = 0

Acesso àmemória

Acesso àmemória


Op = ‘lw’

Op = ‘sw’

Execução

6

7






ULAOp = 00


IouD = 0IREsc = 1


FontePC = 00



1

início

(Op = ‘lw’) OU (Op = ‘sw’)


Op = ‘b

eq’

Op

= ‘ju

mp’


ULAOp = 00


ULAOp = 00


IouD = 0IREsc = 1


FontePC = 00


IouD = 0IREsc = 1


FontePC = 00



1

início

(Op = ‘lw’) OU (Op = ‘sw’)


Op = ‘b

eq’

Op

= ‘ju

mp’


ULAOp = 10

RegDst =EscReg =

MemParaReg =

Figura 6b

No diagrama da figura 6b os sinais do estado 7 foram omitidos. Este estado corresponde ao último passo da execução de uma instrução aritmética ou lógica.

Os sinais de controle para o estado 7 devem ter os seguintes valores: RegDst=____, MemParaReg= ____ e EscReg=___ .


A( ) 0 – 1 – 1B( ) 1 – 0 – 1C( ) 1 – 1 – 0D( ) 1 – 0 – 0E( ) 0 – 0 – 1

07) Assinale a alternativa que responde CORRETAMENTE à pergunta abaixo.

Considere uma cache mapeada diretamente com 64 blocos, cada bloco com 16 bytes. Para qual número de bloco dessa cache o endereço 1.200 (referenciando byte) será mapeado?

A( ) O endereço 1.200 será mapeado para o bloco 75.

B( ) O endereço 1.200 será mapeado para o bloco 64.

C( ) O endereço 1.200 será mapeado para o bloco 18.

D( ) O endereço 1.200 não será mapeado nesta cache.

E( ) O endereço 1.200 será mapeado para o bloco 11.


08) Considere um sistema de memória virtual com as seguintes propriedades: endereço virtual de 40 bits referenciando byte páginas de 16KBytes endereço físico de 36 bits referenciando byte

Assumir que os bits de residência, de proteção, de modificação e de utilização gastam um total de quatro bits e que todas as páginas virtuais estão sendo usadas. (Supor que os endereços do disco não estão armazenados na tabela de páginas.)

Identifique se são verdadeiras (V) ou falsas (F) as afirmativas com relação ao cálculo do tamanho total da tabela de páginas deste sistema de memória.

( ) O tamanho total é igual ao número de entradas da tabela multiplicado pelo tamanho de cada entrada da tabela.

( ) Cada entrada da tabela tem o tamanho de 26 bits.( ) Cada entrada da tabela tem o tamanho de 32 bits.( ) O tamanho total da tabela de páginas é de 64 MBytes.( ) O tamanho total da tabela de páginas é de 256 MBytes.


A( ) V – F – F – V – FB( ) V – F – V – F – V C( ) V – F – V – F – F D( ) F – V – F – V – FE( ) F – F – V – V – V

09) Identifique se são verdadeiras (V) ou falsas (F) as afirmativas com relação às tecnologias de memória e suas aplicações.

( ) Nas memórias SRAM cada bit é preservado desde que a alimentação seja mantida, não necessitando de reforço periódico (refresh). Nos computadores, este tipo de memória é usado para compor a memória cache nível 1 (L1).

( ) Memória DRAM é um tipo de memória RAM onde cada bit é armazenado em um circuito composto de 6 transistores, cuja carga deve ser periodicamente reforçada (refresh), mesmo que a sua alimentação seja mantida.

( ) O conteúdo de uma memória EEPROM pode ser apagado submetendo-se o chip a uma fonte de luz ultravioleta.

( ) Memórias SDRAM têm uma interface síncrona; isto significa que as operações são sincronizadas com um sinal de relógio.

( ) Memórias DDR SDRAM permitem que os dados sejam transferidos tanto na borda de subida como na borda de descida do sinal de relógio.


A( ) V – V – V – F – V B( ) F – V – F – V – F C( ) F – F – V – F – FD( ) V – F – F – V – V E( ) V – V – F – V – F


10) O formato das instruções aritméticas do processador hipotético “Colossus” apresenta três campos de endereço, sendo dois campos reservados para especificar operando-fonte e um para especificar operando-destino. Cada um destes três campos de endereço pode ser usado para especificar endereço de memória (usando endereçamento direto) ou endereço de registrador. Dentre as operações aritméticas presentes no repertório do processador “Colossus” estão adição, subtração e multiplicação.

Considere o comando de atribuição simples Y = (A+B) x (C+D), onde “+” e “x” são as operações adição e multiplicação, respectivamente, e “A”, “B”, “C”, “D” e “Y” são variáveis que estão armazenadas na memória (e não foram copiadas para registradores do processador). O número mínimo de instruções necessárias para que o processador “Colossus” execute este comando é ___.

Assinale a alternativa que preenche CORRETAMENTE a lacuna acima.

A( ) 2B( ) 3C( ) 4D( ) 6E( ) 7

11) Com relação a processadores superescalares e processadores VLIW (Very Long Instruction Word), analise as afirmativas abaixo.

I. Arquiteturas do tipo VLIW são caracterizadas por instruções que especificam várias operações independentes.

II. Arquiteturas do tipo superescalar são caracterizadas pela habilidade de executar independentemente instruções em diferentes pipelines.

III. Nos processadores VLIW o paralelismo de operações é resolvido em tempo de compilação.

IV. Os processadores superescalares tiram vantagem do paralelismo de instruções para reduzir o número de ciclos por instrução.

V. Os processadores superescalares tiram vantagem do paralelismo de instruções para reduzir o tempo de ciclo.

Assinale a alternativa CORRETA.

A( ) Somente as afirmativas II, III, e IV são corretas.

B( ) Somente a afirmativa I é correta.

C( ) Somente as afirmativas II, III e V são corretas.

D( ) Somente as afirmativas I, II, III, e IV são corretas.

E( ) Somente as afirmativas I e V são corretas.


12) Flynn classificou as máquinas de acordo com o grau de paralelismo de execução de instrução. Numere a Coluna 2 para identificar que tipo de máquina corresponde à descrição.

Coluna 1 Coluna 2

I. SISD (Single Instruction/Single Data)

II. MISD (Multiple Instruction/Single Data)

III. SIMD (Single Instruction/Multiple Data)

IV. MIMD (Multiple Instruction/Multiple Data)

( ) Pode ser implementada através de uma máquina vetorial.

( ) Máquina tradicional de Von Neumann.( ) Um exemplo popular deste tipo de má-

quina é o cluster que normalmente usa máquinas e redes padrões.

( ) Explora unicamente o paralelismo no nível de dados.

( ) Cada processador tem sua própria me-mória de dados, mas há uma única memória de instruções.

( ) Não existem atualmente multiprocesas-dores comerciais deste tipo de máquina.

( ) Indicadas para solução de problemas das áreas científicas e de engenharia que envolvam cálculos matemáticos pesados e que utilizem na sua solução estruturas de dados regulares, como vetores e matrizes.


A( ) IV – I – II – III – I – II – III

B( ) III – II – III – IV – I – IV – II

C( ) III – I – IV – III – III – II – III

D( ) II – I – II – IV – I – IV – II

E( ) III – II – III – I – III – III – II


13) O circuito digital da figura 13 foi projetado para realizar operações aritméticas entre dois números inteiros com sinal “A” e “B”, representados em binário com 4 bits, e assumindo que números inteiros negativos estão em complemento de dois. Neste circuito, cada bloco referenciado por “SC” é um somador completo (também conhecido por full adder).

SC

s0

c1SC

s1

c2SC

s2

c3SC

s3

c3

op1

op0c4

overflow

b0a0b1a1b2a2b3a3

SC

s0

c1SC

s1

c2SC

s2

c3SC

s3

c3

op1

op0c4

overflow

b0a0 b0a0b1a1 b1a1b2a2 b2a2b3a3 b3a3

Figura 13

Considerando o circuito da figura a, numere a Coluna 2 de modo a associar cada operação aritmética com a respectiva combinação de valores que deve ser aplicada nas entradas “op1” e “op0”.

Coluna 1 Coluna 2 I. op1=0 e op0=0 ( ) S=A+1 II. op1=0 e op0=1 ( ) S=A-1III. op1=1 e op0=0 ( ) S=A+BIV. op1=1 e op0=1 ( ) S=A-B


A( ) III – II – I – IV

B( ) II – III – I – IV

C( ) II – III – IV – I

D( ) III – II – IV – I

E( ) III – I – IV – II


14) Considere que os sinais representados pelas formas de onda da figura 14a são aplicados ao registrador da figura 14b. “R” refere-se ao vetor de bits (r3, r2, r1, r0), onde r3 é o bit mais significativo e r0 é o bit menos significativo. Com relação ao registrador da figura 14b, suponha que o atraso de propagação de cada multiplexador seja menor que 1ns e que o atraso de propagação e os tempos de setup e de hold de cada flip-flop D sejam também menores que 1ns.

clk

clear

t0 t1 t2 t3 t4 t5 t6 t7

sel

serial

T=10ns

R 1000 1010 1100 1110

clk

clear

t0 t1 t2 t3 t4 t5 t6 t7

sel

serial

T=10ns

R 1000 1010 1100 1110

Figura 14a

clk

D Q

C Q

serial

q3

D Q

C Q

q2

D Q

C Q

q1

D Q

C Q

q0

sel

r3 r2 r1 r0

clear

10

MUX

10

MUX

10

MUX

10

MUX

clk

D Q

C Q

serial

q3

D Q

C Q

q2

D Q

C Q

q1

D Q

C Q

q0

sel

r3 r2 r1 r0

clear

10

MUX

10

MUX

10

MUX

10

MUX

10

MUX

10

MUX

10

MUX

10

MUX

Figura 14b

Nos instantes t3, t4, t5 e t6 a saída “Q” do registrador da figura 14b (onde q3 é o bit mais significativo e q0 é o bit menos significativo) exibirá, respectivamente, os seguintes valores, expressos em decimal: ___, ___, ___ e ___.


A( ) 5 – 2 – 9 – 12B( ) 5 – 2 – 12 – 14C( ) 10 – 12 – 12 – 14D( ) 10 – 12 – 14 – 14E( ) 0 – 0 – 8 – 12


15) Analise a figura 15.

S

bit0

bit1

bit2

bit3

bit4

bit5

bit6

bit7

AB

C

01

01

01

01

01

01

01

S

bit0

bit1

bit2

bit3

bit4

bit5

bit6

bit7

AB

C

0101

0101

0101

0101

0101

0101

0101

Figura 15

Para que o elemento programável do tipo LUT (Lookup Table) mostrado na figura 15 seja configurado para realizar a equação S = A B C, o conteúdo que deve estar armazenado em suas células de memória SRAM deve ser bit0=____, bit1=____, bit2=____, bit3=____, bit4=____, bit5=____, bit6=____, bit7=____.


A( ) 1 – 0 – 0 – 1 – 0 – 1 – 1 – 0

B( ) 0 – 1 – 0 – 1 – 1 – 0 – 0 – 1

C( ) 0 – 1 – 1 – 0 – 1 – 1 – 1 – 1

D( ) 1 – 0 – 0 – 1 – 0 – 1 – 1 – 1

E( ) 0 – 1 – 1 – 0 – 1 – 0 – 0 – 1


16) O datapath (bloco operativo) da figura 16a foi projetado para executar o algoritmo descrito pela máquina de estados mostrada na figura 16b. Neste datapath, “acum”, “RES” e “i” são registradores. Os sinais de comando que coordenam a carga paralela destes registradores são ativos no nível alto. Além disso, todos os registradores, incluindo o registrador de estados, estão sincronizados pela borda de subida do sinal de relógio (“clock”).

+

14

+

8

14

14

14

6

“0”

Asel0

carga_acum

carga_RES

14

RESclock

acum

< 64?

menor

i

7

carga_iclock

0 1MUX

14

clock

“0”

7

sel1 0 1MUX

7

“0”

7

“1”

7

++

14

++

8

14

14

14

6

“0”

Asel0

carga_acum

carga_RES

14

RESclock

acum

< 64?

menor

i

7

carga_iclock

0 1MUX

14

clock

“0”

7

sel1 0 1MUX

7

“0”

7

“1”

7

Figura 16a

pronto 0acum 0; i 0

S0

Reset

S2

início

início

S3

S4

acum acum + Ai i +1

i < 64

i >= 64

S1

pronto 1;

RES acum

pronto 0acum 0; i 0

S0S0

Reset

S2S2

início

início

S3S3

S4S4

acum acum + Ai i +1

i < 64

i >= 64

S1S1

pronto 1;

RES acum

Figura 16b

A( ) 1 – 1 – 1 – 1B( ) 0 – 0 – 0 – 0C( ) 0 – 1 – 1 – 0D( ) 0 – 1 – 0 – 1E( ) 1 – 0 – 1 – 0


Para o datapath (bloco operativo) da figura 16a executar o algoritmo descrito pela máquina de estados da figura 16b, os valores dos sinais de controle sel0, carga_acum, sel1 e carga_i no estado S3 devem ser, respectivamente: ___, ___, ___ e ___.

Assinale a alternativa que preenche CORRETA-MENTE as lacunas acima.

17) Leia o parágrafo abaixo:

“Embora as caches, as TLBs e a memória virtual pareçam em princípio muito diferentes umas das outras, elas têm como base os mesmos dois princípios de localidade, e podem ser compreendidas a partir da análise de como cada uma delas trata as seguintes questões:”

Numere a Coluna 2 identificando as formas de tratamento das questões da Coluna 1:

Coluna 1 Coluna 2

I. Onde se pode colocar um bloco?

II. Como encontrar um bloco?

III. Qual dos blocos deve ser substituído quando ocorrer uma falta na cache?

IV. Como as escritas são tratadas?

( ) em um único lugar( ) um bloco aleatório( ) busca limitada( ) write-back( ) indexação( ) em qualquer lugar( ) tabela separada para busca( ) o bloco que não é usado há mais tempo( ) busca total( ) write-through( ) em poucos lugares


A( ) I – III – II – IV – II – I – II – III – II – IV – IB( ) I – IV – II – III – II – I – II – IV – II – III – IC( ) II – III – I – IV – II – III – I – II – IV – II – ID( ) I – I – II – IV – II – III – II – III – II – IV – IE( ) I – III – II – IV – I – IV – II – III – II – I – II


18) Analise o código VHDL que segue.

LIBRARY ieee;USE ieee.std_logic_1164.all;

ENTITY circuito ISGENERIC (N : INTEGER := 4 );PORT ( Resetn, clk, load : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR (N-1 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR (N-1 DOWNTO 0));END circuito;

ARCHITECTURE behavior OF circuito ISBEGIN PROCESS ( clk, Resetn ) BEGIN IF Resetn = ‘0’ THEN Q <= (OTHERS => ‘0’ ); ELSIF clk’EVENT AND clk = ‘1’ THEN IF load=‘1’ THEN Q <= D; END IF; END IF; END PROCESS;END behavior;

Em relação a este código VHDL, assinale a afirmação CORRETA.

A( ) O processo existente neste código descreve o comportamento de um circuito combinacional.

B( ) A atribuição “Q <= (OTHERS => ‘0’ );“ está sincronizada pelo sinal “clk”.

C( ) A atribuição “Q <= D;“ está sincronizada pelo sinal “clk”.

D( ) Trata-se do código VHDL para um contador em anel de 4 bits.

E( ) Toda vez que o sinal “clk” muda, o valor do sinal “Q” também muda.

19) Com relação à função Booleana , é CORRETO afirmar que sua equação mínima é:

A( )

B( )

C( )

D( )

E( )


&

20) Com relação a paralelismo no nível de instrução e processadores superescalares, analise as definições abaixo.

I. Processador superescalar: aquele no qual múltiplos pipelines de instruções independentes são usados.

II. Dependência de dados: uma segunda instrução necessita dados produzidos pela primeira instrução.

III. Dependência procedural: as instruções posteriores a uma instrução de desvio (realizado ou não) têm uma dependência procedural na instrução de desvio e não podem ser executadas até que o desvio seja executado.

IV. Dependência de saída: duas instruções atualizam o mesmo registrador. Desta forma, a primeira instrução deve atualizar por último.

V. Paralelismo de máquina: ocorre quando instruções em uma sequência são independentes e, portanto, podem ser executadas em paralelo, por sobreposição.

Assinale a alternativa CORRETA.

A( ) Somente as definições I, II e III são corretas.

B( ) Somente as definições I e III são corretas.

C( ) Somente as definições II e V são corretas.

D( ) Somente as definições IV e V são corretas.

E( ) As definições I, II, III, IV e V são corretas.

GRADE DE RESPOSTAS (Somente esta parte poderá ser destacada)

QUESTÕES 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 19 20RESPOSTAS


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