ARQUITETURA DE COMPUTADORES SINAIS DE SAIDA DA UNIDADE DE CONTROLE PC DC SP RA VIIR AB T1T2 ALU FC...


UNIDADE DE CONTROLE

E1

E2E3

MAQUINA DE ESTADOS

EN

CADA TRANSIÇÃO DO CLK PROVOCA UMA MUDANÇA DE ESTADO, CARGA EM REGISTRADORES...

CLK


CODIFICAÇÃO DO CAMPO DE CONEXÃO DA UNIDADE DE CONTROLE

CAMPO DE CONEXÃO COMPLETAMENTE DECODIFICADO

CADA BIT CONTROLA A ENTRADA OU SAIDA DE UM REGISTRADOR

CAMPO DE CONEXÃO PARCIALMENTE CODIFICADOCAMPO DE CONEXÃO COMPLETAMENTECODIFICADO

SUB CAMPOS CODIFICADOS CONTROLAM AS ENTRADAS OU SAIDAS DE REGISTRADORES ASSOCIADOS AO SUB CAMPO

O CAMPO CODIFICADO CONTROLA AS ENTRADAS E SAIDAS DOS REGISTRADORES

BITS


CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO

O CAMPO DE CONEXÃO É DIVIDIDO EM SUB CAMPOS CODIFICADOS, QUE AO SEREM SUBMETIDOS A DECODIFICADORES SIMPLES (APENAS UMA SAIDA SELECIONADA POR VEZ), PROVOCAM A REGENERAÇÃO DO CAMPO DE CONEXÃO COMPLETAMENTE DECODIFICADO.

DEC DEC DEC


CAMPO DE CONEXÃO PARCIALMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA

SUBCAMPOSB. DADOS INTERNA B. END INTERNA FC

N. CONEX. SAIDA ENTRADA SAIDA ENTRADA ENTRADA0 ET1 ST1 EREND SSP EFC

1 ET2 ST2 SDC

2 EA SA SPC

3 EB SB

4 ERDADOS SRDADOS

5 ERI SALU

6 ERL SRAL

7 ERH SRAH

8 ESPL SSPL

9 ESPH SSPH

10 EDCL SDCL

11 EDCH SDCH

12 EPCL SPCL

13 EPCH SPCH

14 SVIL

15 SVIH



B. DADOS INTERNA NUM BITS

ENTRADA: 16 4

SAIDA : 14 + 1 = 15 4

B. END. INTERNA NUM BITS

ENTRADA: 3 2

SAIDA : 1+ 1 = 2 1

FLAG NUM BITS

ENTRADA: 1 + 1= 2 1

TOTAL: 12

NÃO CONEX.



B. DADOS INTERNA |B. END. INTERNA|FLAG

ENTRADA|SAIDA |ENT|S |ENTRADA

_ _ _ _|_ _ _ _|_ _|_|_

DEC.4X16

0 1 2...13.

DEC.4X16

0 1 2...13.

DEC.2X4

0 1 2 3

EFC

EREND

SPCSSP

ST1

ST2

SAET1 ESPCH

ESPCH


CAMPO DE CONEXÃO COMPLETAMENTE CODIFICADO P/ CPU 8080 – SIMPLIFICADA

CALCULAR O NUMERO DE CONEXÕES GERADAS POR CADA SUBCAMPO.

COMO AS CONEXÕES EM CADA SUBCAMPO SÃO

INDEPENDENTES, O NUMERO TOTAL DE LIGAÇÕES (TT) É O PRODUTO DO NUMERO DE LIGAÇÕES GERADAS POR CADA SUBCAMPO.

O CAMPO DE CONEXÃO TERÁ J BITS, SENDO QUE 2J > TT



B. DADOS. INTERNA : (16 X 14) – 13 + 1 = 212

B. END. INTERNA : (3 x 1) + 1 = 4

FLAG : 1 + 1 = 2

NUMERO DE CONEXÕES: 212 X 4 X 2 = 1696

NUMERO DE BITS : = 11

NÃO CONEX.

CONEX. SAIDA/ENTR. NO MESMO REG.

CAMPO DE CONEXÃO DA UNID. CONTROLE

MEMORIA

CAMPO COMPLETAMENTE DECODIFICADO

ENDEREÇO

DADO



EXEMPLO

UNIDADE DE CONTROLE

00000000000

MEMORIA

ET1.....SPCL...... SPC.....EREND....

1 1 1 1

T1 <- PCL E REND <- PC


EXERCICIO 3

CAMPO PARCIALMENTE CODIFICADO DA CPU 8088 – SIMPLIFICADA.


RESUMO DAS AULAS ANTERIORES

B. END.

B. DADOS

B. CONTR.RD

WR

ALU REG´s

UNID. CONTROLE

INTERFACE



UNIDADE DE CONTROLE

CAMPO DE CONEXÃO

CAMPO DE OPERAÇÃO DA ALU

CAMPO DE SINAIS DE CONTROLE

CLK

IR

FC

UNID. CONTROLE É UMA MAQUINA DE ESTADOS

A CADA CLK HÁ UMA MUDANÇA DE ESTADO



FUNÇÃO DA UNIDADE DE CONTROLE

BUSCA DE INSTRUÇÃO

EXEC. DA INSTR. A EXEC. DA INSTR. B EXEC. DA INSTR. J.

ESTADO

OBS: A BUSCA QUANTO A EXEC. PODEM NECESSITAR DE MAIS DE UM ESTADO


UNIDADE DE INTERFACE

R.END

R.DADOS

UNID. DE INTERFACE

RD

WR

D Q

CLK

D Q

CLKCLK

MEMRD

MEMWR

QUANDO O SINAL MEMRD TERMINA, A INSTR. OU DADO LIDO DA MEMORIA É CARREGADO NO REG. DADOS


PROJETO DA UNIDADE DE CONTROLE

ESPECIFICAÇÕES

REGISTRADOR 1 TCLK

2 TCLK

FC

#FC

SOMENTE 1 ESTADO PODE SER PULADO TESTANDO O FLAG DE CARRY


ESTADOS PARA BUSCAR INSTRUÇÃO NA MEMORIA – 8080 SIMPLIFICADA

C. DE CONEX.

REND <- PC , T1 <-PCL

PCL <- SALU, FC <- COUT

T1 <- PCH

PCH <- SALU

IR <- RDADOS

C. DE OPER.

---------

INC (T1)

--------

INC(T1)

------------

C. S. C.

RD

RD

#RD

#RD

#RD

ESTADO

B0

B1

B2

B3

B4FC=0

FC=1

C. CONEX. |C.OPER |CSC

B. DADOS |B.END | |RD|WR

ENTR|SAID|ENTR|SAID| | |

B0?REND

?PC

?T1

?RDAD

?IR

?ALU

PCREND

?PC

PCLT1

?RDAD

?IR

INCALU

B2PCREND

?PC

PCLT1

?RDAD

?IR

?ALU

B3PCREND

PC

PCHT1

RDAD

?IR

INCALU

B4PCREND

PC

PCHT1

RDAD

?IR

?ALU

?FC ?FC FC FC FC

B1

?

B5PCREND

PC

PCHT1

RDAD

IR

?ALU

FC

B5


DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA

C. DE CONEX.

REND <- PC , T1 <-PCL

PCL <- SALU, FC <- COUT

T1 <- PCH

PCH <- SALU

IR <- RDADOS

C. DE OPER.

---------

INC (T1)

--------

INC(T1)

------------

C. S. C.

RD

RD

#RD

#RD

#RD

ESTADO

B0

B1

B2

B3

B4FC=0

FC=1




B0 B2 B4B1 B5B3

CLK

B.END.

MEMRD

B.DADOS

6 TCLK

B5


ESTADOS PARA EXECUTAR A INSTRUÇÃO A <- A+ B – 8080 SIMPLIFICADA

ESTADO

E0

E1

E2




?A

?B

?T1

?RDAD

?T2

?ALU

?A

?B

AT1

?RDAD

?T2

?ALU

?A

B

AT1

?RDAD

BT2

SOMAALU

?FC ?FC ?FC

E1

C. DE CONEX.

T1 <-A

T2 <- B,

A <- SALU, FC <- COUT

C. DE OPER.

---------

-----------

SOMA

C. S. C.

#RD

#RD

#RD

E0 E2A

B

AT1

?RDAD

T2

?ALU

FC

E3

B

? ?

3 TCLK


ESTADOS PARA EXECUTAR A INSTRUÇÃO A< (DC) – 8080 SIMPLIFICADA

C. DE CONEX.

REND <- DC

------------------

------------------

A <- RDADOS

C. DE OPER.

C. S. C.

RD

RD

#RD

#RD

ESTADO

E0

E1

E2

E3




E0?REND

?DC

?A

?RDAD

?IR

?ALU

DCREND

?DC

?A

?RDAD

?IR

?ALU

E2DCREND

?DC

?A

?RDAD

?IR

?ALU

E3DCREND

DC

?A

RDAD

?IR

?ALU

E4DCREND

DC

A

RDAD

?IR

?ALU

?FC ?FC ?FC ?FC ?FC

E1

? ?

E4

4 TCLK


DIAGRAMA DE TEMPO NO BARRAMENTO, INSTRUÇÃO A< (DC) – 8080 SIMPLIFICADA

C. DE CONEX.

REND <- DC

------------------

------------------

A <- RDADOS

C. DE OPER.

C. S. C.

RD

RD

#RD

#RD

ESTADO

E0

E1

E2

E3




E4

B0 E2E1 E3

CLK

B.END.

MEMRD

B.DADOS

4 TCLK

E0


ESTADOS PARA EXECUTAR A INSTRUÇÃO A< A + (DC) – 8080 SIMPLIFICADA

C. DE CONEX.

REND <- DC

T1 <- A

------------------

T2 <- RDADOS

A <- SALU, FC <-COUT

C. DE OPER.

SOMA

C. S. C.

RD

RD

#RD

#RD

#RD

ESTADO

E0

E1

E2

E3




E0?REND

?T2

?A

?RDAD

T1

?ALU

DCREND

?T2

?A

?RDAD

AT1

?ALU

E2DCREND

?T2

?A

?RDAD

AIR

?ALU

E3DCREND

T2

?A

RDAD

AT1

?ALU

E4DCREND

T2

?A

RDAD

AT1

ALU

?FC ?FC ?FC ?FC ?FC

E1

?

E4

5 TCLK

E5 E5DCREND

T2

A

RDAD

AT1

?ALU

FC


DIAGRAMA DE TEMPO NO BARRAMENTO, INSTRUÇÃO A< A + (DC) – 8080 SIMPLIFICADA

C. DE CONEX.

REND <- DC

------------------

------------------

T2 <- RDADOS

A <- SALU, FC <- COUT

C. DE OPER.

SOMA

C. S. C.

RD

RD

#RD

#RD

#RD

ESTADO

E0

E1

E2

33




E4

B0 E2E1 33

CLK

B.END.

MEMRD

B.DADOS

5 TCLK

E0E5 E4


ESTADOS PARA EXECUTAR A INSTRUÇÃO (DC) < - B – 8080 SIMPLIFICADA

C. DE CONEX.

REND <- DC ,RDADO <-B

------------------

------------------

C. DE OPER.

C. S. C.

WR

WR

#WR

ESTADO

E0

E1

E2




E0?REND

?DC

?A

?RDAD

?IR

?ALU

DCREND

?DC

?A

BRDAD

?IR

?ALU

E2DCREND

?DC

?A

RDAD

?IR

?ALU

?FC ?FC ?FC

E1

3 TCLK


DIAGRAMA DE TEMPO NO BARRAMENTO, INSTRUÇÃO (DC) <- B– 8080 SIMPLIFICADA

C. DE CONEX.

REND <- DC ,RDADO <-B

------------------

------------------

C. DE OPER.

C. S. C.

WR

WR

#WR

ESTADO

E0

E1

E2




B0 E2E1

CLK

B.END.

MEMWR

B.DADOS

3 TCLK

E0

C.CONEXÃO|C.OPER.|C.S.C.



ESPECIFICAÇÃO:

UNID. CONTROLE MICROPROGRAMADA

END

DADO

MEMORIA

MICROINSTRUÇÃO

B0

B1

B2

E2



C.CONEXÃO|C.OPER.|C.S.C.END

DADO

MEMORIA

MICROINSTRUÇÃO

B0

B1

B2

SEQUENCIADOR


SEQUENCIADOR


DADO

MEMORIA

B0

B1

B2

SEQUENCIADOR RENDUC

CLK


ENTRADAS DO SEQUENCIADOR


DADO

MEMORIA

B0

B1

B2

SEQUENCIADOR RENDUC

CLK

END. B0

IR

+1/+2

O

1

2

MUX


PROJETO DO SEQUENCIADOR

C.COM.|C.OPER.|C.S.C.|C.PROX.END.END

DADO

MEMORIA

B0

B1

B2

SEQUENCIADOR

RENDUC

CLK

END. B0

IR

+1

0000000.....1

CIN

MUX1|MUX0|#+1/+2|0/1

FCCOMP

O

1

2

MUX

MODIFICADOR


OBSERVAÇÕES

1. A ATIVAÇÃO DE UM SINAL DE RESET FAZ COM QUE RENDUC <- END.B0 E PC <- 0000H ( ARBITRADO)

2. NO END. 0000H DE MEMORIA DE PROGRAMA DEVE ESTAR CARREGADA A 1a INSTRUÇÃO DO PROGRAMA DE BOOT

3. O CAMPO DE CONEXÃO DA MICROINSTRUÇÃO DEVE SER COMPOSTO DE MICRO-ORDENS COMPATIVEIS

4. MICROPROGRAMA É UM CONJUNTO DE MICROINSTRUÇÕES QUE REALIZA UMA DETERMINADA FUNÇÃO.

EX: MICROPROGRAMA DE BUSCA, MICROPROGRAMA DE EXECUÇÃO DA

INSTRUÇÃO A<-A +B


EXERCICIO 4

FAÇA O MICROPROGRAMA DE BUSCA E DE EXECUÇÃO DA INSTRUÇÃO (DC) <- (DC) + 1, BEM COMO O RESPECTIVO DIAGRAMA DE TEMPO, SABENDO QUE: CODIGO DA INSTRUÇÃO: 40H, MODIFICADOR:0H NA PARTE MENOS SIGNIFICATIVA DO IR, ENDEREÇO DE B0: 000H.

|CAMPO DE CONEXÃO | C.OPER| CSC | PROX. ENDEREÇO | REGISTRADORES | MEM

RENDUC |B.DADOS | B.END | FC| |RDWR |M1|M0|# +1/+2|#0/1 | PC | DC | REND | RDAD| IR | A | B | T1 | T2 | FC| 00FF|0F20

| 00FF|0F20 | 40 26

________________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________

_______________________________________________________________________________________________________________________________________________________________

_______________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________

________________________________________________________________________________________________________________________________________________________________


EXERCICIO 4 – CONTINUAÇÃO

CLK

B.END.

MEMWR

MEMRD

B.DADOS


SEGMENTOS NA FAMILIA X86

CS DS ES

BX

B.ENDR.END+X16

SS RASC1 T3

= , +1, -1

IP SP SI DI RASC2

MEMORIA

SEGMENTO

DE CODIGO

CS X 16

IP

PROGRAMAS E DADOS RELOCAVEIS NA MEMORIA , BASTA ALTERAR O CONTEUDO DO REG. DE SEGMENTO


EXERCICIO 5

1. FAÇA O MICROPROGRAMA DE BUSCA DE INSTRUÇÃO E O RESPECTIVO DIAGRAMA DE TEMPOS NO BARRAMENTO PARA A CPU DO TIPO 8088

OBS: O ENDEREÇO DA INTRUÇÃO É OBTIDO DE: CS X 16 + IP

2. FAÇA O MICROPROGRAMA DA INSTRUÇÃO AX <- AX + BX ( CPU TIPO 8088)

3. FAÇA O MICROPROGRAMA DA INSTRUÇÃO QUE COMPLEMENTA O DADO ARMAZENADO NO ENDEREÇO DS X 16 + BX ( CPU TIPO 8088)

4, FAÇA O MICROPROGRAMA DA INSTRUÇÃO QUE ARMAZENA UM NUMERO DE 8 BITS NO REGISTRADOR AL E O CORRESPONDENTE DIAGRAMA DE TEMPOS NO BARRAMENTO( CPU TIPO 8088)

OBS: O NUMERO FICA ARMAZENADO NO ENDEREÇO SEGUINTE AO QUE FICA ARMAZENADO O CODIGO DA INSTRUÇÃO

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