SD aula9T-2011-2 PB - inf.ufsc.brguntzel/ine5406/SD_aula9T.pdf · INE/CTC/UFSC Slide 9T.14 Prof....

Universidade Federal de Santa Catarina Centro Tecnológico

Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação

Aula 9-T 4. Projeto de Sistemas Digitais no Nível RT. Estudo de Caso.

Prof. José Luís Güntzel guntzel@inf.ufsc.br

www.inf.ufsc.br/~guntzel/ine5406/ine5406.html

4. Projeto de Sistemas Digitais no Nível RT

Prof. José Luís Güntzel Slide 9T.2 INE/CTC/UFSC Sistemas Digitais - semestre 2011/2

Revisando Memórias

•  Registradores ↑ Alta velocidade ↓ Pequena quantidade de informação

•  Memória ↑ Grande quantidade de informação ↓ Baixa velocidade

Organização de uma memória RAM

ende r eço e m ende r eço e m con t eúdo b i ná ri o dec im a l ( exe m p l o) 0…000 0 011…0100 0…001 1 011…0100 0…010 2 101…1100 0…011 3 101…0001 0…100 4 011…0101 0…101 5 111…0110 0…110 6 101…0001 0…111 7 000…1101

: : : :

1…110 2 n - 2 000…1100 1…111 2 n - 1 100…1100

m b its

Fonte: RABAEY, Jan M. et al. Digital Integrated Circuits - A Design Perspective. 2nd edition (adaptado)

Palavra 0

Célula de armazenamento

M bits

N palavras

S 0 S 1 S 2

S N-2 S N-1

Entrada-Saída (M bits)

Palavra 1 Palavra 2

Palavra N-2 Palavra N-1

Fonte: RABAEY, Jan M. et al. Digital Integrated Circuits - A Design Perspective. 2nd edition (adaptado)

K = log2N

A 0 A 1

A K-1 D

Palavra 0

Célula de armazenamento

M bits

Entrada-Saída (M bits)

Palavra 1 Palavra 2

Palavra N-2 Palavra N-1

... ...

Organização externa de uma RAM

Im-1 I1 I0

Om-1 O1 O0

RAM 2n x m

I/Om-1 I/O1 I/O0

RAM 2n x m

(a) (b)

Organização de Memória SRAM

Fonte: VAHID, Frank. Sistemas Digitais: projeto, otimização e HDLs. Bookman, 2008.

M bits

... ...

Organização de Memória SRAM M bits

... ...

Organização de Memória SRAM M bits

... ...

Organização de Memória DRAM M bits

... ...

Temporização - Leitura

t0 t1 t2 t3 t4 t5

access time

output-enable time

output-hold time

output-disable time

endereço válido

endereço

dados dados válidos

Diagrama de Tempos para um Ciclo de Leitura

Fonte: GAJSKI, Daniel D. Principles of Digital Design

Temporização - Escrita Diagrama de Tempos para um Ciclo de Escrita

t0 t1 t2 t3 t4 t5

data-setup time address-

setup time

address- hold time

endereço válido

endereço

dados dados válidos

write pulse width data-

hold time

Fonte: GAJSKI, Daniel D. Principles of Digital Design

•  A SAD é uma operação realizada sobre duas matrizes de pixels (A e B), gerando um valor único:

Matriz B (nxn)

Matriz A (nxn)

Exemplo 3: cálculo da SAD (Sum of Absolute Differences) Projetando um Sistema Digital

SAD = ∑ ABS ( pixel_A(i,j) – pixel_B(i,j) ) i=0, j=0

i<=7, j<=7

•  O valor calculado (SAD) é utilizado como uma medida do grau de semelhança entre as duas matrizes (e portanto, da semelhança entre as imagens por elas representadas): quanto menor for o valor “SAD” entre duas matrizes, mais semelhantes elas são.

•  O objetivo deste exemplo é estudar sistemas digitais capazes de realizar o cálculo da SAD.

•  A fim de contextualizar o exemplo, as próximas transparências abordam alguns dos princípios da compressão de vídeo digital

Princípios de Vídeo Digital •  Os equipamentos (digitais ou analógios) armazenam filmes

como sequências de imagens estáticas (ou seja, sequências de fotos)

•  Em um filme, cada imagem estática é chamada de “quadro” (frame, em inglês)

•  Para que as transições entre as imagens estáticas não sejam percebidas pelo olho humano (de modo que enxerguemos um filme), é necessário que a taxa de exibição seja igual ou superior a 30 quadros por segundo (frames per second, ou simplesmente, fps)

Princípios de Vídeo Digital

•  A qualidade da imagem é diretamente proporcional ao número de pixels de cada quadro.

•  Se não for usada alguma técnica de compressão de vídeo, todos os pixels de todos os quadros precisarão ser armazenados. Neste caso:

–  a quantidade de memória necessária para armazenar filmes (ou trechos de filmes) será enorme

–  a taxa necessária para transmitir um vídeo será ser enorme

Princípios de Vídeo Digital •  Seja um vídeo sem compressão, com 10 minutos de duração, 30

quadros por segundo, sendo cada pixel armazenado com 24 bits:

Formato Resolução Memória para armazenar 10 minutos de vídeo

SDTV (e DVD) 720x480 pixels 19 GB HDTV 1920x1080 pixels 112 GB

Formato Resolução Taxa requerida p/ transmitir 10 minutos de vídeo

SDTV (e DVD) 720x480 pixels 249 Mbps HDTV 1920x1080 pixels 1,5 Gbps

Fonte: L. Agostini. Desenvolvimento de Arquiteturas de Alto Desempenho Dedicadas à Compressão de Vídeo Segundo o Padrão H.264/AVC. Porto Alegre: PPGC da UFRGS, 2007. Tese de doutorado.

Princípio da Compressão de Vídeo •  Boa notícia! Nos vídeos, normalmente quadros consecutivos

são bastante semelhantes (Por que será?...) •  Logo, não é necessário armazenar todos os pixels de todos os

quadros! •  Basta que se busquem semelhanças

–  entre as regiões dentro de um quadro: esta é a chamada previsão intraquadro (intraframe prediction)

–  e/ou semelhanças entre quadros próximos: esta é a chamada previsão interquadros (interframe prediction)

•  Em vídeo, a previsão interquadros é a responsável por altas taxas de compressão

Previsão Interquadros Princípio: •  De tantos em tantos quadros, somente um quadro é

armazenado completamente. Ele recebe o nome de quadro de referência (Qref).

•  Os demais quadros que sucedem (e às vezes, alguns que antecedem também) são armazenados de maneira simplificada, por meio de “vetores de movimento”

•  Cada quadro é dividido em sub-matrizes de pixels, denominadas “blocos”. Exemplo hipotético:

4 blocos

4 blocos Origem (0,0)

Cada bloco com 8x8 pixels

Previsão Interquadros

Previsão Interquadros •  Um determinado quadro é escolhido para ser “referência”(Qref). Todos

os pixels deste quadro serão armazenados. •  Para os quadros Qi que sucedem Qref, serão calculados os “vetores de

movimento” (pois somente estes serão armazenados). •  Assim, para cada bloco bj ∈ Qi será encontrado um vetor de

movimento da seguinte maneira: –  É buscado o melhor “casamento” (matching) entre cada bloco bj ∈

Qi e alguma porção (sub-matriz) de Qref

–  Encontrado o melhor casamento, o bloco de Qi será representado como um par {xi,yi} denominado de “vetor de movimento”, que aponta para a aresta superior esquerda da porção (sub-matriz) em Qref que contém os pixels que serão usados para representar o bloco bj (∈ Qi)

Etapa de “Estimação de Movimento”

Qref Qi

Etapa de “Estimação de Movimento” Comparando bj ∈ Qi com bloco ∈ Qref cuja origem é x=0, y=0

Qref Qi

Melhor casamento! Logo, vetor de movimento: x=5, y=0

(x0,y0) (x1=5, y1=0) (x2,y2) (x3,y3)

(x4,y4) (x5,y5) (x6,y6) (x7,y7)

(x8,y8) (x9,y9) (x10,y10) (x11,y11)

(x12,y12) (x13,y13) (x14,y14) (x15,y15)

Qref Qi

Cada bloco de bj ∈ Qi será representado por um vetor de movimento (ao invés 8x8 pixels)

Qref Qi

Cada vez que se compara um bloco bj ∈ Qi com um bloco de Qref, é preciso calcular a SAD entre duas matrizes de pixels

Cálculo do SAD (Sum of Absolute Differences) Cada vez que se compara um bloco bj ∈ Qi com uma porção de Qref, é preciso calcular a SAD entre duas matrizes

Matriz B: bj ∈ Qi

Matriz A: Porção de 8x8 pixels ∈ Qref

Calcular para cada par de pixels { pixel_A(i,j), pixel_B(i,j) } com i ∈[0,7] e j ∈[0,7]

i<=7, j<=7

Projetar um sistema digital capaz de realizar o cálculo da SAD entre um bloco bj ∈ Qi e uma porção de pixels (de mesmo tamanho) ∈ Qref.

•  Cada pixel é representado por 1 byte (8 bits) •  O bloco bj e a porção de Qi tem 8x8 pixels cada e (já) estão armazenados

nas memórias B e A, respectivamente.

Contém 8x8 pixels ∈ bj

Contém 8x8 pixels ∈ Qref

Cálculo do SAD

SAD ck

início reset pronto

end read pA pB end read

Memória A

Memória B

•  O sinal início=1 indica que um cálculo de SAD deve iniciar. •  Funcionamento de cada memória: um pixel pode ser lido a cada ciclo de

relógio; basta atualizar o “end” e manter “read=1”. •  O projeto deste sistema digital deve favorecer a otimização do custo.

Exemplo 3: cálculo da SAD Projetando um Sistema Digital

Contém 8x8 pixels ∈ bj

Contém 8x8 pixels ∈ Qref

Cálculo do SAD

SAD ck

Memória A

Memória B

Projetando um Sistema Digital

Matriz B: bj ∈ Qi

Matriz A: Porção de 8x8 pixels

∈ Qref

i<=7, j<=7

pixel(0,0) pixel(0,1) …. pixel(0,7)

pixel(1,0) pixel(1,7)

Exemplo 3: cálculo da SAD Possível Organização da “Memória A” e da “Memória B”

Matriz A: Porção de 8x8 pixels ∈ Qref

pixel(0,0) pixel(0,1) pixel(0,2) pixel(0,3) pixel(0,4) pixel(0,5) pixel(0,6) pixel(0,7) pixel(1,0) pixel(1,1)

… pixel(7,7)

Memória A

Matriz B: bj ∈ Qi

… pixel(7,7)

Memória B

Exemplo 3: cálculo da SAD Possível Organização da “Memória A” e da “Memória B”

Projetando um Sistema Digital Exemplo 3: cálculo da SAD

Cálculo do SAD

SAD ck

Memória A

Memória B

… pixel(7,7)

Memória A (Memória B)

PA (PB)

habilitação do decodificador

pixel lido

• Quantos bits deve ter a saída SAD? Exemplo 3: cálculo da SAD Projetando um Sistema Digital

Cálculo do SAD

SAD ck

Memória A

Memória B

• Quantos bits deve ter a saída SAD?

Ou seja, qual é o valor máximo que SAD pode atingir? Para responder, imaginar que todos os pixels armazenados na matriz A valham zero e todos os pixels armazenados na matriz B valham 255 (ou vice-versa)

Matriz B: bj ∈ Qi

Matriz A: Porção de 8x8 pixels

∈ Qref

i<=7, j<=7

• Quantos bits deve ter a saída SAD?

Resp.: 64 x 255 ~= 26 x 28 = 214 => 14 bits (O cálculo exato seria 64 x 255 = 16.320 => 14 bits...)

Cálculo do SAD

14 SAD ck

Memória A

Memória B

Exemplo 3: Passo 1 (captura do comportamento com FSMD) Projetando um Sistema Digital

Início pronto ← 0; soma ← 0; i ← 0; Enquanto i<64 faça { soma ← soma + ABS(pA – pB); i ← i +1; } SAD_reg ← soma; pronto ← 1; Fim

Cálculo a ser feito Cálculo expresso como um algoritmo

i<=7, j<=7

Cálculo do SAD

14 SAD ck

Memória A Memória B

Cálculo do SAD

14 SAD ck

Observar que: Para cada i ∈ {0, 1, ..., 63}: pA = Memória_A[i] pB = Memória_B[i]

Onde Memória_A[i] é um acesso de leitura à posição “i” de Memória A

pronto← 0 soma ← 0; i ← 0

início

soma ← soma + ABS(pA – pB) i ← i +1

i < 64

i >= 64

pronto ← 1; read ← 0

SAD_reg ← soma read ← 0

read ← 1

Cálculo do SAD

14 SAD ck

Quais variáveis são usadas para armazenar dados?

• Duas: “soma” e “SAD_reg” (“pA” e “pB” são entradas que ficam estáveis, já que provem das memória A e B)

• Logo, teremos dois registradores: “soma” e “SAD_reg”

Exemplo 3: Passo 2 (projeto do BO)

início

i < 64

i >= 64

read ← 1

Cálculo do SAD

14 SAD ck

Porém: • Note que há uma variável (“i”) que armazena o endereço a ser acessado nas memórias e também serve para controlar o laço. Logo, será preciso um registrador (decrementador) para esta variável. Chamemo-lo de “i”.

início

i < 64

i >= 64

read ← 1

Cálculo do SAD

14 SAD ck

Quais operações são realizadas sobre dados ?

• Dentro do laço há: uma subtração, uma extração de módulo e uma adição.

início

i < 64

i >= 64

read ← 1

Cálculo do SAD

14 SAD ck

Quais operações são realizadas sobre variáveis de controle ?

• Dentro do laço há: um incremento sobre “i”.

• Também há comparação com 64

início

i < 64

i >= 64

read ← 1

Cálculo do SAD

14 SAD ck

início

i < 64

i >= 64

read ← 1

– 8 8

zsoma soma

SAD_reg

csad_reg

< 64? menor

Exemplo 3: Passo 2 (projeto do BO) Projetando um Sistema Digital

início

i < 64

i >= 64

read ← 1

< 64? menor

zsoma soma

SAD_reg

csad_reg

zsoma csoma

csad_reg

BC (controle)

início

Reset BO

(datapath) ck

pronto

zi inci

Exemplo 3: Passo 3 (Esboçando o diagrama BO/BC)

Cálculo do SAD

14 SAD ck

Exemplo 3: Passo 3 (Um diagrama BO/BC mais detalhado…)

BC (controle)

início

pronto

csad_reg

– 8 8

SAD_reg

Exemplo 3: Passo 4 (Derivando a FSM a partir do BO e da FSMD)

início

i < 64

i >= 64

read ← 1

pronto=0 zsoma=1; zi=1

início

csoma=1 inci=1

pronto=1; read=0

csad_reg=1 read=0

read=1

BC (controle)

início

pronto

zi inci

csad_reg

– 8 8

SAD_reg

Exemplo 3: Estimativa Informal do Desempenho Projetando um Sistema Digital

3 operações encadeadas:

BC (controle)

início

pronto

csad_reg

– 8 8

SAD_reg

tp(8bits)

tp(14bits)

Podem determinar o período do ck...

Exemplo 3: Estimativa Informal do Desempenho Projetando um Sistema Digital

BC (controle)

início

pronto

csad_reg

SAD_reg

temp ctemp

– 8 8

Solução: inserir um registrador (quebrando assim, esta operação em dois ciclos de relógio)

Consequências: • 1 ciclo a mais dentro do laço (logo, x64)

• 1 registrador a mais • 1 sinal de controle a mais

(analisar se vale a pena...)

csad_reg

– 8 8

pA3 pB3

SAD_reg

– 8 8

pA2 pB2

– 8 8

pA1 pB1

– 8 8

pA0 pB0

14 Processa 4 pares de pixels por vez!! Quantos ciclos de relógio para fazer o laço?

Projetando um Sistema Digital Quantos ciclos de relógio para fazer o laço?

i < 16

i >= 16

início

read ← 1

soma ← soma + ∑ ABS(pAi – pBi) i ← i +1 i=0

Qual foi o aumento de custo do B.O.?

csad_reg

– 8 8

pA3 pB3

SAD_reg

– 8 8

pA2 pB2

– 8 8

pA1 pB1

– 8 8

pA0 pB0

Qual é o reflexo no bloco de controle?

• Número de estados? • Número de sinais? pronto=0

zsoma=1; zi=1

início

csoma=1 inci=1

pronto=1; read=0

csad_reg=1 read=0

read=1

Quais as consequências na organização das memórias?

csad_reg

– 8 8

pA3 pB3

SAD_reg

– 8 8

pA2 pB2

– 8 8

pA1 pB1

– 8 8

pA0 pB0

Indo Mais Além: Pipeline Aritmético!

registradores de pipeline

(são barreiras temporais)

– 8 8

pA3 pB3

SAD_reg

– 8 8

pA2 pB2

– 8 8

pA1 pB1

– 8 8

pA0 pB0

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Brasil - Griscom · FHC 1 Temer Dilma 1 Lula 1 FHC 2 Dilma 2 Lula 2 1T 2T 3T 4T 5T 6T 7T 8T 9T 10T 11T 12T 13T 14T 15T 16T 2015 Jun Set Dez 10 9 8 8 ...

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Aula 8-T - Departamento de Informática e Estatísticaguntzel/ine5406/SD_aula8T.pdf · INE/CTC/UFSC Slide 8T.10 Prof. José Luís Güntze Sistemas Digitais - semestre 2011/2 O Modelo

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