ARQUITETURA DE COMPUTADORES

BARRAMENTO CPU - MEMORIA

BARRAMENTO DE ENDEREÇO

BARRAMENTO DE DADOS

BARRAMENTO DE CONTROLEMEMRD

MEMWR

ARQUITETURA DE COMPUTADORES

SINAL ADICIONAL NO BARRAMENTO DE CONTROLE

ESPERA (WAIT, READY)

E2E1 E3

CLK

B.END.

MEMRD

B.DADOS

E0

ARQUITETURA DE COMPUTADORES

SINAL ADICIONAL NO BARRAMENTO DE CONTROLE

TAC:TEMPO DE ACESSO A

MEMORIA

TR:TEMPO DE RESPOSTA

DA MEMORIA

TAC < TR A MEMORIA NÃO PODE SER USADA

E2E1 E3

CLK

B.END.

MEMRD

B.DADOS

E0

ARQUITETURA DE COMPUTADORES

SINAL ADICIONAL NO BARRAMENTO DE CONTROLE

TAC:TEMPO DE ACESSO A

MEMORIA

TR:TEMPO DE RESPOSTA

DA MEMORIA

TAC >TR A MEMORIA PODE SER USADA

ARQUITETURA DE COMPUTADORES

SINAL DE #WAIT (READY) BARRAMENTO DE CONTROLE

ESTADO

B0

B1

B2

B3

B4

C. DE CONEX.

REND <- PC , T1 <-PCL

PCL <- SALU, FC <- COUT

T1 <- PCH

PCH <- SALU

IR <- RDADOS

C. DE OPER.

---------

INC (T1)

--------

INC(T1)

------------

C. S. C.

RD

RD

#RD

#RD

#RD

B1 B2#WAIT=1

#WAIT=0

#WAIT

ARQUITETURA DE COMPUTADORES

SINAL DE #WAIT (READY) CONTROLE EXTERNO

#WAITTEMPORIZADOR

MONOESTAVEL OU CONTADOR

ORMEMRD

MEMWR

ARQUITETURA DE COMPUTADORES

SINAL DE #WAIT (READY) CONTROLE INTERNO

C.COM.|C.OPER.|C.S.C.|C.PROX.END.END

DADO

MEMORIA

B0

B1

B2

SEQUENCIADOR

RENDUC

CLK

END. B0

IR

+1

0000000.....1

CIN

MUX1|MUX0|#+1/+2|0/1

FCCOMP

O

1

2

MODIFICADOR

3

OR

ORINV #WAIT

C. PROX END

MUX1| MUX0 |#+1/+2|0/1

1 0 0 X

1 0 0 X

1 0 1 0

1 0 0 X

1 0 0 X

0 1 0 0

ARQUITETURA DE COMPUTADORES

DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA

C. DE CONEX.

REND <- PC , T1 <-PCL

PCL <- SALU, FC <- COUT

T1 <- PCH

PCH <- SALU

IR <- RDADOS

-------------------

C. DE OPER.

---------

INC (T1)

--------

INC(T1)

------------

------------

C. S. C.

RD

RD

#RD

#RD

#RD

#RD

ESTADO

B0

B1

B2

B3

B4FC=0

FC=1

B0 B1W B3B1 B4B2

CLK

B.END.

MEMRD

B.DADOS 7 TCLK

B5

#WAIT

ARQUITETURA DE COMPUTADORES

SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE

AO MESMO TEMPO NÃO!!

CONTR

OLA

DOR

DE

DIS

CO

ARQUITETURA DE COMPUTADORES

SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE (HOLD/HLDA) ( BUSREQ/BUSACK)

MEMORIA

CPU CONTROLADORHOLD

HLDA

ALTA IMPEDANCIA

ARQUITETURA DE COMPUTADORES

SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE (HOLD/HLDA) ( BUSREQ/BUSACK)

MEMORIA

CPU CONTROLADORHOLD

HLDA

ALTA IMPEDANCIA

ARQUITETURA DE COMPUTADORES

SINAIS DE HOLD/HLDA CONTROLE INTERNO

C.COM.|C.OPER.|C.S.C.|C.PROX.END.END

DADO

MEMORIA

B0

B1

B2

SEQUENCIADOR

RENDUC

CLK

END. B0

IR

+1

0000000.....1

CIN

MUX1|MUX0|#+1/+2|0/1| HHOLD

FCCOMP

O

1

2

MODIFICADOR

3

OR

OR

INV #WAITOR

ANDHOLD

HLDAD Q

CLK

C. PROX END

MUX1| MUX0 |#+1/+2|0/1|HHOLD

1 0 0 X 0

1 0 0 X 0

1 0 1 0 0

1 0 0 X 0

1 0 0 X 1

0 1 0 0 0

ARQUITETURA DE COMPUTADORES

DIAGRAMA DE TEMPO NO BARRAMENTO – BUSCA

C. DE CONEX.

REND <- PC , T1 <-PCL

PCL <- SALU, FC <- COUT

T1 <- PCH

PCH <- SALU

IR <- RDADOS

-------------------

C. DE OPER.

---------

INC (T1)

--------

INC(T1)

------------

------------

C. S. C.

RD

RD

#RD

#RD

#RD

#RD

ESTADO

B0

B1

B2

B3

B4FC=0

FC=1

B0 B2 B4B1 B4HB3

CLK

B.END.

MEMRD

B.DADOS

B5

HOLD

HLDA

ARQUITETURA DE COMPUTADORES

SINAIS ADICIONAIS NO BARRAMENTO DE CONTROLE

MEMORIA

CPU

HOLD

HLDA

MEMRD

MEMWR

#WAIT

RESET

CLK

3S

OE

BARRAMENTO DE CONTROLE

ARQUITETURA DE COMPUTADORES

EXERCICIO 6

1. PROJETE UM CIRCUITO QUE GERE UM ÚNICO PERIODO DE WAIT-STATE(USO OBRIGATORIO DE FF`s D COM PRESET E CLEAR) E GATES.

2. USEO CONTADOR DOWN ABAIXO DE MODO QUE SEJA INTRODUZIDO 2 PERIODOS DE WAIT-STATE.

EN / LOAD D3 D2 D1 D0

CLK

RESET Q3 Q2 Q1 Q0

EN / LOAD

CARREGA CONTADOR

1 HABILITA CONTAGEM

0 DESABILITA CONTAGEM

ARQUITETURA DE COMPUTADORES

EXERCICIO 6

3. COMPLETE O CIRCUITO ABAIXO DE MODO A COMPATIBILIZAR A MEMORIA COM A CPU DE MODO MAIS EFICIENTE.

OBS: NÃO É PERMITIDO O USO DE MONOESTAVEIS EM CASCATA

MEM1 TAC = 45NS

#CS

MEM2 TAC = 65NS

#CS

MEM3 TAC = 81NS

#CS

MONO1 TP = 27NS

CLK #Q

MONO2 TP = 17NS

CLK #Q

MONO3 TP = 100NS

CLK #Q

#WAIT

CLK

CPU

FCLK =40MHZCLK

ARQUITETURA DE COMPUTADORES

EXERCICIO 6

4. O DIAGRAMA DE TEMPO ESTÁ CORRETO?

B0 B1W B3B1 B4B2

CLK

B.END.

MEMRD

B.DADOS#WAIT

HOLD

HLDA

ARQUITETURA DE COMPUTADORES

EXERCICIO 6

5. O DIAGRAMA DE TEMPO ESTÁ CORRETO?

B0 B3B1 B4H

CLK

B.END.

MEMRD

B.DADOS#WAIT

HOLD

HLDA

B2 B4

ARQUITETURA DE COMPUTADORES

EXERCICIO 6

6. O DIAGRAMA DE TEMPO ESTÁ CORRETO?

B0 B2B1

CLK

B.END.

MEMRD

B.DADOS#WAIT

HOLD

HLDA

B3 B4

ARQUITETURA DE COMPUTADORES

EXERCICIO 6

7. O DIAGRAMA DE TEMPO ESTÁ CORRETO?

B0 B3B1 B4H

CLK

B.END.

MEMRD

B.DADOS#WAIT

HOLD

HLDA

B2 B4

ARQUITETURA DE COMPUTADORES

EXERCICIO 6

8. A CPU EXAMINA O SINAL DE HOLD APÓS CADA ACESSO A MEMORIA DE PROGRAMA. SE ELE ESTIVER ATIVADO A CPU LIBERA O BARRAMENTO DE MEMORIA E FICA REPETINDO UM ESTADO,

FAÇA AS MODIFICAÇÕES NECESSARIAS DE MODO QUE SE HOUVER UM PEDIDO DE HOLD E A CPU NÃO ESTIVER ACESSANDO A MEMORIA DE PROGRAMA, ELA LIBERA A MEMORIA E CONTINUA O SEU PROCESSAMENTO INTERNO E SÓ PÁRA (REPETINDO UM ESTADO) SE PRECISAR ACESSAR A MEMORIA.

ARQUITETURA DE COMPUTADORES

INSTRUÇÕES PARA A CPU

PC DC SP

RA VI IR

A B

T1 T2

ALU

FC

UNID. DE CONTROLE

REG´s

B.END

B.DADOS

R.END

R.DADOS

UNID. DE INTERFACE

MEMORIA

RDWR

16

8

8 BITS

16 BITS

CONTR. CONEXÃO

1 BIT

INSTRUÇÕES?

PROJETADA

PROJETADA

ARQUITETURA DE COMPUTADORES

APLICAÇÃO – TRANSFORMAÇÃO GRAFICA

1 2 3 4 5

6

5

4

3

2

1 1

21

3 0

2 1

1 0

1 2

3 2MT

2

3 6

5 6

1 2O400 3

0401 0

0402 2

0403 1

0404 1

0405 0 O500 1

0501 2

0502 3

0503 2

1 2

MEM

ARQUITETURA DE COMPUTADORES

INSTRUÇÕES NECESSÁRIAS

O400 3

0401 0

0402 2

0403 1

0404 1

0405 0 O500 1

0501 2

0502 3

0503 2

DC

0400

INSTRUÇÃO

MOV DC NH NL

COD. BINARIO

21H

CPU

MEM

ARBITRADO

ARQUITETURA DE COMPUTADORES

INSTRUÇÕES NECESSÁRIAS

O400 3

0401 0

0402 2

0403 1

0404 1

0405 0 O500 1

0501 2

0502 3

0503 2

A

INSTRUÇÃO

MOV A , (DC)

COD. BINARIO

22H

CPU

MEM

B

INSTRUÇÃO

MOV B , (DC)

COD. BINARIO

23H

ARQUITETURA DE COMPUTADORES

INSTRUÇÕES NECESSÁRIAS

O400 3

0401 0

0402 2

0403 1

0404 1

0405 0 O500 1

0501 2

0502 3

0503 2

DC

INSTRUÇÃO

INC DC

COD. BINARIO

24H

CPU

MEM

+1

ARQUITETURA DE COMPUTADORES

INSTRUÇÕES NECESSÁRIAS

A

INSTRUÇÃO

MUL A , B

COD. BINARIO

25H

CPU

B

A <- A x BCONTEUDO DE A E B < 16

ARQUITETURA DE COMPUTADORES

INSTRUÇÕES NECESSÁRIAS

A

INSTRUÇÃO

ADD A , B

COD. BINARIO

26H

CPU

B

A <- A + B

ARQUITETURA DE COMPUTADORES

INSTRUÇÕES NECESSÁRIAS

O400 -

0401 0

0402 2

0403 1

0404 1

0405 0 O500 1

0501 2

0502 3

0503 2

A

INSTRUÇÃO

MOV (DC) , A

COD. BINARIO

27H

CPU

MEM

B

INSTRUÇÃO

MOV (DC) , (B

COD. BINARIO

28H

ARQUITETURA DE COMPUTADORES

FLAG`S DE STATUS ADICIONAIS

D Q

CLK

ZERO

D Q

CLK

OVERF

D Q

CLK

PARID

ARQUITETURA DE COMPUTADORES

TAREFA DO PROJETISTA DA CPU

MICROPROGRAMAS DE EXECUÇÃO DAS INSTRUÇÕES

ALGORITMO DE MULTIPLICAÇÃO

Z = X .Y

Z = X . Σ(YI.2I)

Z = Σ (XYI.2I)

ARQUITETURA DE COMPUTADORES

TAREFA DO USUARIO DA CPU

PROGRAMA DE TRANSFORMAÇÃO

ARQUITETURA DE COMPUTADORES

EXERCICIO 7

PROJETISTA DEVE PREENCHER A TABELA ABAIXO

| CONEXÃO | OPERAÇÃO |RD| WR |PROXIMO ENDEREÇO

E0 |

ARQUITETURA DE COMPUTADORES

EXERCICIO 7

USUARIO DEVE PREENCHER A TABELA ABAIXO

END(H)|CONTEUDO| PROGRAMA EM ASSEMBLY

0100 | |