EE672 - Experincia 1 - Biestveis
Curso de Engenharia Eltrica
EL6720 / NE7720 Laboratrio de Sistemas Digitais II
PROJETO 1 Gerador de cdigos de segurana
NomeMatrculaTurma
Raphael Prado Pereira de Mello12108592-2815
OBJETIVO
Deseja-se implementar um sistema de gerao de cdigos digitais de segurana, similar ao utilizado em chaves automotivas, que permita a gerao de trs cdigos:
Cdigo de partida do motor do veculo considerando a identificao do proprietrio;
Cdigo de ativao do sistema de alarme e travamento do veculo ;
Cdigo de desativao do sistema alarme e destravamento do veculo.Esse sistema comandado por trs sinais de controle: P (partida do motor), A (ativao do sistema de alarme) e D (desativao do sistema de alarme). O sinal P emitido pelo controle de imobilizao do
veculo, quando ocorre a partida do mesmo, sendo recebido por um transponder que existe na chave. Os
sinais A e D so gerados por botes existentes na prpria chave. Pode-se considerar que apenas um
desses sinais de controle estar ativo em certo instante de tempo (caso ocorra ativao simultnea de mais
que um sinal no deve ser gerado nenhum cdigo).
Alm desses sinais, o sistema possui um boto de inicio, denominado de INI, que deve ser ativado (em nvel lgico zero) quando o sistema energizado. Esse sinal leva o sistema ao seu estado inicial (INICIO), de modo assncrono, independente de qual seja o estado do sistema.
A sequncia para identificao do proprietrio so os nove dgitos do meu
nmero de matrcula, 12108187-1 gerando a sequncia de identificao do proprietrio iniciando no primeiro nmero esquerda indo at o dgito de controle:
Inicio121081871Inicio1...
Para desativao do alarme deve ser gerado um cdigo de nove dgitos, nesse caso, o sistema deve gerar os nmeros na ordem inversa do nmero de matrcula. No meu caso, o sistema dever gerar a seguinte sequncia para desativao do alarme:
Inicio178180121Inicio5...
Para ativao do alarme deve ser gerado um cdigo de cinco dgitos, nesse caso, o sistema deve gerar os nmeros das posies mpares do nmero de matrcula. No meu caso, o sistema deve gerar a seguinte sequncia para ativao do alarme: Inicio12135Inicio1...
Enquanto no for acionado nenhum sinal de controle (P, D, A) o sistema permanece no estado inicial (INICIO) e nenhum cdigo deve ser gerado. Quando um dos sinais for recebido o sistema inicia a
gerao do respectivo cdigo, enquanto o sinal de controle estiver acionado. Assim que o sinal de
controle for desativado (ou se forem ativados dois ou mais sinais de controle simultneos) o sistema deve
interromper a gerao do cdigo e retornar ao estado inicial, aguardando nova ativao de apenas um dos
sinais de controle.
MQUINA DE ESTADOS SIMPLIFICADA:
DIAGRAMA DE ESTADOS://////////////////////////////////////////////////////////DESCRIO DA REALIZAO DO PROJETO.
MQUINA DE ESTADOS: o componente que identifica as entradas (botes) e gera a codificao de segurana em formato decimal. Neste projeto, est denominado como Keysender.Cdigo VHDL
DIVISOR DE FREQUNCIA: o componente que diminui a frequncia de entrada para torn-la visvel no display.
Cdigo VHDL
DEBOUCING: o componente que remove a tremulao mecnica da chave.
Cdigo VHDL
BCD Para 7 Segmentos: o componente que codifica o nmero binrio do formato BCD para o formato de exibio de um display de 7 segmentos, anodo comum. .
Cdigo VHDL
Simulao do Keysender: Simulao funcional do componente principal (Mquina de Estados).
PROJETO COMPLETO EM DIAGRAMA DE BLOCOS
Viso rtl do projeto
CONCLUSO
Durante a realizao do projeto, pode-se observar algumas particularidades do Quartus que devemos nos atentar. Uma delas em relao nominao dos componentes e entidades, onde o nome do projeto deve ser identico ao nome do diagrama de blocos ou arquivo vhdl o qual se queira simular ou transferir ao hardware. Trabalhando com vrios arquivos, podemos ter falhas ao referenciar algum, portanto recomendvel manter as nominaes uma vez que criado o bloco, e sempre manter junto aos arquivos do projeto.
Na transferncia fsica ao microcontrolador Altera no houve falhas, funcionando exatamente da maneira planejada, graas um grande esforo e detalhamento durante a criao do projeto.
Sistemas Digitais II Laboratrio Aula 2 de VHDL 1 Semestre 2012
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