Transístores MOS Assuntos · Transístores MOS João Canas Ferreira Universidade do Porto...

Transístores MOS

João Canas Ferreira

Universidade do PortoFaculdade de Engenharia

2012-02-17

Assuntos

1 Modelo de funcionamento do transístor MOS

2 Condensadores intrínsecos

3 Correntes de fugas

João Canas Ferreira (FEUP) Transístores MOS 2012-02-17 2 / 30

O que é um transístor?

Fonte: [Weste11]

à Um interrutor controlado por tensão

ReqVGS ≥ VT

G|VGS|


Tensão de limiar

VT = VT0 + γ(√

|− 2φF + VSB|−√|− 2φF|

)γ =

√2qεSiNA

CoxCox =

εox

tox(capacidade por unid. área)


Efeito de corpo

Fonte: [Rabaey03]


Transístor de canal longoà Curva tensão/corrente (VDD = 2,5 V)

à Condição de saturação: VDS > VGS − VT


Modelo para análise manual (1)

Definindo:VGT = VGS − VT

G

S

ID = f(VGS)

D

VGS

à VGT < 0 (corte) IDS = 0

à VGT > 0, VDS < VGT (zona linear ou resistiva)

IDS = k ′nWL

((VGS − VT)VDS −

V2DS

2

)à VGT > 0, VDS > VT (saturação)

IDS =k ′n

2WL(VGS − VT)

2(1 + λVDS)

à Tensão de limiar:

VT = VT0 + γ(√

|− 2φF + VSB|−√

|− 2φF|)

à k ′n = µnCox µn : mobilidade dos eletrões

β = µnCoxWL λ: fator de modulação de canal


Transístor de canal curto


Saturação de velocidade

Fonte: [Rabaey03]


Comparação


Modelo unificado para análise manual (2)

G

S

ID = f(VGS)

D

VGS

Para transístor NMOS:

à Definindo: VGT = VGS − VT

à Vmin = min(VGT, VDS, VDSAT)

à VGT 6 0IDS = 0

à VGT > 0

IDS = k ′nWL

(VGTVmin −

V2min

2

)(1 + λVDS)

à Tensão de limiar

VT = VT0 + γ(√

|− 2φF + VSB|−√

|− 2φF|)


Zonas de funcionamento


Transístor PMOS

Fonte: [Rabaey03]

à As variáveis assumem valores negativosà Condição de corte: VGT > 0à No modelo de análise manual: Vmin → Vmax = max(VGT, VDS, VDSAT)


Resistência equivalente

à Roné não-linear, variável com te depende do ponto de funciona-mento

à Aproximação: valor que leve aomesmo tempo de descarga de umcondensador entre VDD e VDD/2.

Req =1

t2 − t1

∫ t2

t1Ron(t) dt ou Req ≈

12(Ron(t1) + Ron(t2))

Req =12

(VDD

IDSAT(1 + λVDD)+

VDD/2IDSAT(1 + λVDD/2)

)≈ 3

4VDD

IDSAT

(1 −

56λVDD

)


Evolução da resistência equivalente


Parâmetros para processo de 0,25 µm

à Parâmetros do modelo unificado

VT0 (V) γ (√

V) VDSAT (V) k’ (A/V2) λ (1/V)

NMOS 0,43 0,4 0,63 111 × 10-6 0,06PMOS −0,4 −0,4 −1 −30 × 10-6 −0,1

à Resistência equivalente Req para W/L=1.(Para outros transístores, dividir Req por W/L)

VDD (V) 1 1,5 2 2,5

NMOS (kΩ) 35 19 15 13PMOS (kΩ) 115 55 38 31


Condensadores intrínsecos do transístor MOS

CGS = CGCS + CGSO

CGD = CGCD + CGDO

CGB = CGCB

CSB = CSdiff

CDB = CDdiff


Capacidades da porta

CGB = Cgate =εox

toxWL

CGSO = CGDO = CoxxdW = C0W


Capacidade da porta: regimes de operação

Fonte: [Rabaey03]

Região CGCB(Cgb) CGCS(Cgs) CGCD(Cgd)

Corte CoxWL 0 0Linear 0 CoxWL/2 CoxWL/2

Saturação 0 (2/3)CoxWL 0

à Regiões mais importantes: saturação e corte.


Comportamento da capacidade da porta


Capacidades de difusão

Fonte: [Rabaey03]

Cdiff = Cbottom + Csw = Cj × área + Cjsw × perímetro

Cdiff = CjLSW + Cjsw(2LS + W)


Capacidade de junção (díodo)

Fonte: [Rabaey03]

φ0 = φT ln(NAND

n2i

) φT =KTq

= 26 mV a 300 K

VD: tensão aos terminais da junção pnJoão Canas Ferreira (FEUP) Transístores MOS 2012-02-17 22 / 30

Linearização da capacidade de junção

à Substituir uma capacidade nãolinear por uma capacidade equivalente, linear,que movimente a mesma quantidade de carga para a variação de tensão deinteresse.

Ceq =∆Qj

∆VD=

Qj(Vhigh) − Qj(Vlow)

Vhigh − Vlow= KeqCj0

à Manipulando a expressão obtém-se:

Keq =−φm

0

(Vhigh − Vlow)(1 − m)

[(φ0 − Vhigh)

1−m − (φ0 − Vlow)1−m]


Parâmetros capacitivos para processo de 0,25 µm

Cox CO Cj0 mj φb(fF/µm2) (fF/µm) (fF/µm2) (V)

NMOS 6 0,31 2 0,5 0,9PMOS 6 0,27 1,9 0,48 0,9

Cjsw0 mjsw φbsw(fF/µm) (V)

NMOS 0,28 0,44 0,9PMOS 0,22 0,32 0,9


Origens das correntes de fugas

I Transístor em OFF apresenta pequenas correntesI Origem:

1 |IDS| 6= 0 para VGS < VT (substhreshold current)2 corrente entre porta e substrato (através do isolante da porta)3 corrente de fugas das junções fonte/substrato e dreno/substrato

Fonte: [Weste11]


Exemplo: curva I-V para processo 65 nm

Fonte: [Weste11]


Corrente fonte/drenoà A corrente neste regime é dada por:

IDS = IDS0 eVGS−VT+ηVDS

nVT

(1 − e

−VDS−VT

)I n: parâmetro dependente do processo (valor típico: 1,3–1,7)I η: coeficiente usado para modelar o efeito do campo elétrico criado por

VDS sobre VT (DIBL = drain-induced barrier lowering):

VT = VT0 − ηVDS

I IDS0: corrente no limiar (geralmente obtida por simulação/medida)

IDS0 = β VT2 e1,8

1,8: valor empíricoI A evolução da corrente é caraterizada pelo declive S:

S =

[d log10(IDS)

dVGS

]−1

= nVT ln(10)


Corrente porta/substratoà Origem: efeito de túnel direto (efeito quântico) [afeta muito mais nMOS]à A corrente de fugas pode ser estimada por:

IG = WA(

VDD

tox

)2

e−B toxVDD

A e B são constantes ligadas à tecnologia.

Fonte: [Weste11]


Correntes de fugas das junções

Fonte: [Weste11]

I Junções contra-polarizadas: corrente de fugas 0,1–0,01 fA/µm2

I Para concentrações de dopantes elevadas (fonte ou dreno) podem ganharimportância vários mecanismos:

I band-to-band tunneling (BTBT) provoca uma corrente de fugas junto daparede lateral para a zona do canal (maior concentração de dopante);

I gate-induced drain leakage (GIDL): ocorre quando a porta se sobrepõe aodreno (com tensão de dreno alta e tensão de porta baixa).

Apenas importante quando tensão de porta vem abaixo de 0 (nMOS) [numatentativa de reduzir corrente de fugas IDS].


Referências

à As figuras usadas provêm dos seguintes livros:

Rabaey03 J. M. Rabaey et al, Digital Integrated Circuits, 2ª edição,PrenticeHall, 2003.http://bwrc.eecs.berkeley.edu/icbook/

Weste11 N. Weste, D. Harris, CMOS VLSI Design, 4ª edição, PearsonEducation, 2011.http://www3.hmc.edu/~harris/cmosvlsi/4e/index.html


http://bwrc.eecs.berkeley.edu/icbook/

http://www3.hmc.edu/~harris/cmosvlsi/4e/index.html

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