1616Projeto de CélulaProjeto de Célula

Concepção de Circuitos IntegradosConcepção de Circuitos Integrados

• Porta lógica: NAND de 2 entradasNAND de 2 entradas• Layout Layout da porta NAND2 na tecnologia 0,8 m da AMS na

ferramenta L-Edit do sistema Tanner.• SimulaçãoSimulação da porta NAND2 na ferramenta HSPICE ou no

simulador do Tanner:– Atraso da porta NAND2:Atraso da porta NAND2: tempo de subida (ttrr), tempo de

descida (ttff), atraso de subida (ttdrdr) e atraso de descida (ttdfdf) em relação ao tamanho dos transistores (W/L) e a carga da saída CL.

– Potência da porta NAND2:Potência da porta NAND2: em relação ao tamanho dos transistores (W/L), a carga de saída CL e a inclinação da tensão de entrada.

Projeto de uma Célula CMOSProjeto de uma Célula CMOS

VDD

A B

A

B

S

Layout de uma NAND2Layout de uma NAND2

L = 0,8 mWp = 2,0 mWn = 2,0 m

Projeto de uma Célula CMOSProjeto de uma Célula CMOS

L = 0,8 mWp = 2,0 mWn = 2,0 m

VDD

A B

A

B

S

Layout de uma NAND2 - 2ª versãoLayout de uma NAND2 - 2ª versãoProjeto de uma Célula CMOSProjeto de uma Célula CMOS

L = 0,8 mWp = 6,0 mWn = 4,0 m

VDD

A B

A

B

S

Layout de uma NAND2 - 3ª versãoLayout de uma NAND2 - 3ª versãoProjeto de uma Célula CMOSProjeto de uma Célula CMOS

DDp

Lr V

Ckt2.0

DD

n

Lf

V

Ckt

2 VDD

CL

A B

A

B CabRn1

Rn2

Rp1

Atraso de uma porta NAND2Atraso de uma porta NAND2

Lpdr CRt 1

])[()( 211 Lnnabndf CRRCRt

)()(

1WL

VVCR

tgsox

tdf tdr

trtf

Projeto de uma Célula CMOSProjeto de uma Célula CMOS

NAND2 com L= 0,8 NAND2 com L= 0,8 m e Wn=Wp= 4 m e Wn=Wp= 4 mm

Car

ga (C

L)

Atra

so d

a po

rta

CL= 0fF

CL= 10fF

CL= 20fF

CL= 50fF

CL= 0fF

CL= 10fF

CL= 20fF

CL= 50fF

Atraso em relação a CAtraso em relação a CLL

Carga CCarga CLL = 10 fF, aproximadamente um fan-out = 5. = 10 fF, aproximadamente um fan-out = 5.Transistores com L= 0,8 Transistores com L= 0,8 m e Wm e Wnn=W=Wpp

Lar

gura

(W) d

o ca

nal d

o tr

ansi

stor

Atr

aso

da p

orta

W=2 m W=4 m W=6 m W=8 m

W=2 m W=4 m W=6 m W=8 m

Atraso em relação a W/LAtraso em relação a W/L

Carga CCarga CLL = 10 fF, aproximadamente um fan-out = 5. = 10 fF, aproximadamente um fan-out = 5.Transistores com L= 0,8 Transistores com L= 0,8 m.m.

Wp = 3 Wn

Wp = 1,5 Wn Wp = 2 Wn

Wp = 3 Wn

Wp = 1,5 Wn Wp = 2 Wn

Atraso com Wp > WnAtraso com Wp > Wn

NAND2 com L= 0,8 NAND2 com L= 0,8 m e Wn=Wp= 4 m e Wn=Wp= 4 mm

potência

0

1

2

3

4

CL = 0 fF CL = 10 fF CL = 20 fF CL = 50 fF

carga

potê

ncia

Potência em relação a CPotência em relação a CLL

potênciapotência

Carga CCarga CLL = 10 fF, aproximadamente um fan-out = 5. = 10 fF, aproximadamente um fan-out = 5.Transistores com L= 0,8 Transistores com L= 0,8 m.m.

potê

ncia

Largura do canal do transistor

potência

012345

Wn=Wp=2 Wn=Wp=4 Wn=Wp=6 Wn=Wp=8

potênciapotência

Potência em relação a W/LPotência em relação a W/L

• There are two components:

• Static Dissipation (PS) due to leakage current

• Dynamic Dissipation (PD) due to:» Switching transient current; » Charging and discharging of load capacitances.

Power Dissipation in CMOS Circuits

• Static Dissipation:• Model describing parasitic diodes:

Power Dissipation in CMOS Circuits

• Static Dissipation:• The leakage current is described by the diode

equation:

Power Dissipation in CMOS Circuits

Power Dissipation in CMOS Circuits• Static Dissipation:

• Dynamic Dissipation:

Power Dissipation in CMOS Circuits

VDD

CLIcc

Ic

A B

A

B

Power Dissipation in CMOS Circuits• Dynamic Dissipation:

Comandos para a utilização da ferramenta:xhost +rlogin sercialsetenv DISPLAY <maquina>:0.0hspice <arquivo.cir> >! <arquivo.out>gsi

Exemplo: nand2.sim Exemplo: nand2.sim ((arquivo extraído do layout no L-Editarquivo extraído do layout no L-Edit))

C1 vdd gnd 3.29875FFC2 out gnd 0.91925FFC3 B gnd 1.3008FFC4 A gnd 1.3008FFC5 gnd gnd 2.87675FF

M1 out B vdd vdd PMOS L=0.8U W=6U AD=6.9P PD=8.30U AS=13.5P PS=16.50UM2 vdd A out vdd PMOS L=0.8U W=6U AD=13.5P PD=16.50U AS=6.9P PS=8.30UM3 14 B out gnd NMOS L=0.8U W=4U AD=4.6P PD=6.30U AS=9P PS=12.50UM4 gnd A 14 gnd NMOS L=0.8U W=4U AD=9P PD=12.50U AS=4.6P PS=6.30U

Capacitâncias extraídas

Simulação no HSPICESimulação no HSPICE

Exemplo: nand2.cir Exemplo: nand2.cir (arquivo extraído do layout no L-Edit)(arquivo extraído do layout no L-Edit)

* CIRCUIT cellbasicCIRCUIT cellbasic.include ams.lib* Excitação do circuitoExcitação do circuitoV0 vdd gnd dc 5V1 A gnd PULSE(0 5 0N 0.6N 0.6N 25N 50N) * (Vinicial Vfinal atraso Tsubida Tdescida TVfinal Tpulso)V2 B gnd dc 5* Carga varia de 0fF a 50fFCarga varia de 0fF a 50fFCL out gnd CLOAD.PARAM CLOAD = 0ff.alter.PARAM CLOAD = 10ff.alter.PARAM CLOAD = 20ff.alter.PARAM CLOAD = 50ff

Simulação no HSPICESimulação no HSPICE

Exemplo: nand2.cir Exemplo: nand2.cir (arquivo extraído do layout no L-Edit)(arquivo extraído do layout no L-Edit)

* simulação transiente com passo de 0,1ns e duração de 0 a 200nssimulação transiente com passo de 0,1ns e duração de 0 a 200ns.tran 0.1N 200N.options post.measure tran tdr1 trig v(A) val=2.5 td=20ns rise=2 + targ v(out) val=2.5 fall=2.measure tran tdf1 trig v(A) val=2.5 td=20ns fall=2 + targ v(out) val=2.5 rise=2.measure tran tlh1 trig v(out) val=0.5 td=20ns rise=2 + targ v(out) val=4.5 rise=2.measure tran thl1 trig v(out) val=4.5 td=20ns fall=2 + targ v(out) val=0.5 fall=2* mede a potência no período da simulação em RMSmede a potência no período da simulação em RMS.measure tot_power rms power.end

Simulação no HSPICESimulação no HSPICE