Programa CI-Brasil / CT-1 Circuitos Analógicos MOS Parte II · capacitor MOS entre G-B H. Klimach...

1

Programa CI-Brasil / CT-1 Circuitos Analógicos MOS

Parte II

Prof. Dr. Hamilton Klimach [email protected] UFRGS – Escola de Engenharia

Departamento de Eng. Elétrica

http://chasqueweb.ufrgs.br/~hklimach/ ago/2014

H. Klimach Circuitos Analógicos MOS 2

Sumário

Introdução: porquês, história e mercado

Metodologia de Projeto de CIs

Sinais, Amplificadores e Modelos

Dispositivos em tecnologia MOS

MOSFET: operação e modelo

MOSFET: polarização

MOSFET como amplificador

MOSFET: modelos p/ pequenos sinais

Configurações amplificadoras elementares

Amplificadores compostos

Descasamento entre dispositivos (mismatch)

2


MOSFET - estrutura

O MOSFET pode ser analisado como a união de 2 estruturas: diodos (junções) entre S-B e D-B capacitor MOS entre G-B


Junções S-B e D-B

MOSFET - junções

DSB

D

DDB

S

B

3


MOSFET - junções


Junções S-B e D-B com terminais aterrados

MOSFET - junções

•as regiões de dreno e fonte (N)

formam junções com o substrato P

•em cada uma das junções surgem

zonas de depleção (elétrons livres

da região N atravessam a interface e

preenchem as lacunas livres da

região P, fazendo com que não

sobrem cargas livres nessa região)

•como a concentração de dopantes

das regiões de dreno e fonte é muito

maior que a do substrato, a região de

depleção para dentro destas regiões

é muito pequena (desprezível)

4


Junções S-B e D-B com potencial VDS aplicado

MOSFET - junções

DSB

D

DDB

S

B

VDS


Junções S-B e D-B e capacitor MOS com terminais aterrados

MOSFET - junções + capacitor

5


Terminal de Referência do MOSFET

MOSFET – terminal referencial

Terminal de Referência

Natural:

Simetria Construtiva

Terminal de Referência

Histórico:

Similaridade TJB


•o potencial VGS aplicado entre porta

e substrato:

• afasta lacunas livres da

interface óxido-substrato

•atrai elétrons livres para a

interface óxido-substrato

•surge uma região de depleção

entre a interface e o substrato,

ligando as regiões de depleção das

junções

•elétrons começam a se acumular

junto à interface

Pequeno potencial aplicado ao capacitor MOS (VGS < Vt)

MOSFET - depleção

6


MOSFET - região ativa

o comportamento elétrico do transistor é controlado na

região do capacitor MOS, que é a sua região ativa

Capacitor

MOS

Substrato p

Gate

0 x

L n+ n+

Source Drain

Bulk


MOSFET - região ativa

o capacitor MOS é formado pelo “sanduíche” de um

eletrodo condutor (metal ou poli-silício) sobre uma

película isolante (óxido), depositados sobre o semicondutor

dopado (substrato)

isolante (dióxido de

silício) eletrodo condutor

(metal ou poli)

Substrato p

G

∆x

0 x

L

B

D S

7


MOSFET - depleção

quando o capacitor MOS é polarizado (VGB>0), o campo

elétrico que surge na interface óxido-semicondutor afasta as

lacunas livres, criando uma região de depleção de carga

negativa fixa Q’B(x)

0<VGB<VT

e

VDS=0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L


Pequeno potencial aplicado ao capacitor MOS (VGB < Vt)

MOSFET - depleção

8


MOSFET - inversão fraca

este campo elétrico também atrai os elétrons livres do

substrato, que se acumulam na interface óxido-

semicondutor, formando uma carga de inversão negativa

móvel Q’I(x)

carga de

inversão

Q’I(x)

0<VGB<VT

e

VDS=0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L

Obs.: Q’I(x) e Q’B(x)

são densidades

superficiais de carga

em C/cm2


MOSFET - inversão forte

quando o campo elétrico ultrapassa certo valor (threshold), a

densidade de elétrons livres na interface ultrapassa a de

dopantes P do substrato, fazendo com que seja induzida

uma região N na interface (ocorre a inversão de

característica P→N desta região) carga de

inversão

Q’I(x)

VGB>VT

e

VDS=0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L

9


MOSFET - equacionamento

substrato do *Fermi de potencialln

térmicopotencial/

corpo defator 2

inversão de e depleção de carga de densidades

:

2

iAtF

t

OXASi

IB

StSOXSI

SOXSB

OX

SISBSMSOXSMSGB

nN

qkT

CNq

QQ

onde

eCQ

CQ

C

QQV

tFS

(*)Potencial de Fermi:

potencial eletrostático

devido ao contato entre

silício intrínseco (puro) e

extrínseco (dopado)


MOSFET - cargas de inversão e depleção

Carga de depleção

(fixa)

Carga de inversão

(móvel)

Carga total no Gate

Potencial de superfície

(potencial eletrostático

na interface óxido-

semicondutor)

10


MOSFET - potencial de superfície


MOSFET - cargas de inversão

VTO: tensão de threshold segundo modelo clássico (SI)

0TGBOXI VVCQ

11


•em inversão há o surgimento de um

“canal” tipo N induzido entre dreno e

fonte

•o valor de VGS em que ocorre a

inversão é chamado de potencial de

threshold (Vt)

Aumento do potencial aplicado (VGS > Vt): condição de inversão

MOSFET - inversão forte


• vGS > Vt

• vDS pequeno (vDS << vGS – Vt’ )

• Dispositivo funciona como um

resistor controlado por vGS

• A condutância do canal é

proporcional a vGS – Vt’

• A corrente iD é proporcional a

(vGS – Vt) vDS

Operação do Canal Induzido no início da Região Ôhmica

MOSFET - região ôhmica

12




Rcanal(VGS)

DSB

D

DDB

S

B

VDS

ID




00

móveis cargasmóveis cargas

SBVTGSOXnIncanalcanal

Insub

canal

subcanal

VVCL

WQ

L

W

L

WcG

c

Q

WLc

Q

Vol

Q

Condutividade (σ) e condutância (G) iniciais do canal na região ôhmica:

13





Resistor linear controlado por vGS

Condição: vDS deve ser mantido pequeno (vDS << vGS – Vt )

14


• Aumentando vDS: o nível de

inversão varia ao longo do canal,

como resultado da diferença de

potencial entre a posição no canal e o

terminal de porta

• O canal assume uma forma gradual.

• A resistência do canal aumenta com

o aumento de vDS.

•o comportamento iD x vDS passa a ser

não-linear

(vGS é mantido constante em um valor

tal que vGS – vDS > Vt ))

Dependência de Rcanal em VDS

MOSFET - deformação do canal




+

VGD

+

VGS

ISID

GSDSGSGD

QQ

VVVV

15



Rcanal(VGS,VDS)

DSB

D

DDB

S

B

VDS

ID





16


Saturação do canal:

1. Aumento de vDS causa redução da condutância do canal

2. Quando vGD = vGS – vDS = Vt, o canal “desinverte” próximo

ao dreno: pinch-off

3. Com vDS acima de vGS – Vt , o canal condutivo se

“descola” do dreno, fazendo com que vDS tenha pouco

efeito (corrente ID passa a ser independente de vDS )




quando se polariza os terminais dreno-fonte (VDS>0), ocorre

a deformação das camadas de inversão e de depleção, de

forma que a soma ΔQ’G = ΔQ’I(x)+ ΔQ’B(x) se mantenha

sempre constante ao longo do eixo ‘x’

carga de

inversão

Q’I(x)

VGB>VT

e

VDS>0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L

17



x'' em inversão de carga de densidade

canal do segmento um de acondutânci

canal no dreno de corrente

TchGOXI

Ich

chchD

VxVVCxQ

xQx

WxG

xGxVIGVI

carga de

inversão

Q’I(x)

VGB>VT

e

VDS>0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L

-ΔVch+ ID



0VV supondo2

BS

2

000

DDTGOXD

VV

Vchchch

VV

VTGOX

Lx

xD

chTchGOXD

TchGOXchD

VVVVCWLI

dVxVVdVVCWdxI

VVxVVCWxI

VxVVCx

WVI

Dch

ch

Dch

ch

2

2

2

1

off-pinch

:saturação de Região

2

:ôhmica Região

TGOXD

TGDDDTGOXD

VVL

WCI

VVVVVVV

L

WCI

Obs.: este equacionamento é extremamente simplificado, não levando em conta a

variação da contribuição da carga de depleção na definição do potencial do canal.

18


Curva completa iD x vDS : saturação do canal

MOSFET - saturação

vGS > Vt


NMOS: curva iD x vDS em inversão forte (SI)

MOSFET - Modelo Simples

2'

2

1DSDStGSnD VVVV

L

WkI

tGSDS VVV Triodo:

2'

2

1tGSnD VV

L

WkI

tGSDS VVV Saturação:

oxnn Ck '

k’n (W/L) = 1.0 mA/V2.

19



Vt = 1 V, k’n W/L = 1.0 mA/V2

2'

2

1tGSnD VV

L

WkI


NMOS: iD x vGS em saturação e inversão forte (SI)


Aumentando vDS além de vDSsat causa o distanciamento do ponto

de pinch-off em relação ao dreno, reduzindo o comprimento efetivo

do canal por ΔL.→ pequena variação de iD com vDS .

Efeito de modulação do comprimento efetivo do canal

em função de vDS , em saturação


2'

2

1tGSnD VV

LL

WkI

20



• O parâmetro VA depende da tecnologia de processo.

• VA é ‘proporcional’ ao comprimento do canal L.

• Quanto maior o L maior a resistência de saída.

VA: tensão de Early

DQ

Ao

I

Vr

Dependência de iD com vDS: o efeito Early

1AV

L

tech



DStGSnD

tGSnD

VVVL

WkI

VVL

WkI

12

1

2

1

2'

2'

DQDQ

Ao

II

Vr

1

Modelo Equação V-I

L

tech

21



Inclusão do Efeito de Corpo em Vt

ox

SUBSi

FSBFtot

C

qN

VVV

2

22



Efeito de Corpo em ID x VDS

22


MOSFET - Modelo Simples DC

PMOS

NMOS


MOSFET - Inversão Forte x Fraca

Erros no modelo aproximado em SI

23



Erros no modelo aproximado em SI

Subthreshold

Current



Comportamento em WI e SI

2'

2

1tGSnD VV

L

WkI

24


Id [A]

Vgs [V]

Vsub= 0 V Vsub= -2,5 V Vsub= -5 V

Vds= 2V

MOSFET - Inversão Fraca

Modelo em saturação e WI

t

GSDD

n

V

L

WII

exp0

tDSV 4Saturação: qkTt /

)3,1.(;6,11,1 tipn

WI

SI MC4007



Comportamento iD x vDS

SI:

WI:

25



comportamento iD x vDS

t

GSDD

n

V

L

WII

exp0

t

BECC

VII

exp0

MOSFET em inversão fraca: Transistor Bipolar de Junção:


MOSFET - Regiões de Operação

Nível de inversão: tem relação com a densidade de carga de inversão (portadores) que é formada na superfície do substrato e que compõe o “canal” entre dreno e fonte. Esta carga é induzida devido ao efeito “capacitor MOS”, estando relacionada à polarização VGS (ou VGB). Divide-se em 3 níveis: fraca (WI), moderada e forte (SI).

26



Condição de saturação: tem relação com a deformação do canal, provocada pela diferença de potencial aplicada entre dreno e fonte. Em SI, quando o potencial VDS for superior a VGS-VT, ocorre o estrangulamento do canal, o que provoca o aumento súbito da impedância entre dreno e fonte. Divide-se em 2 regiões: “triodo” (ou ôhmica ou linear) e saturação.



Inversão Fraca

(WI)

Inversão Forte

(SI)

Região Triodo

(ôhmica ou

linear)

Região

Saturação

tDS

TGS

V

VV

4

0

TGSDS

tTGS

VVV

VV

10

TGSDS

tTGS

VVV

VV

10

tDS

TGS

V

VV

4

0

Nível de Inversão: controlado através de VGS

Nív

el d

e S

atura

ção

: co

ntr

ola

do

atr

avés

de

VD

S

27


Sumário













Polarização de MOSFETs

SSDSGS VIRV

2'

2

1tGSnD VV

L

WkI

oxnn Ck '

tGSDS VVV

2'

2

1DSDStGSnD VVVV

L

WkI

tGSDS VVV

DSDSSDDDS IRRVVV

Região de Saturação:

Região de Triodo:

SSDSGS VIRV

tGSOVD VVV

Tensão de Overdrive

28



2'

2

1tGSnD VV

L

WkI


GSDS VV tGSDS VVV

DDDGS VRIV

O transistor está sempre em

Saturação!

Auto-polarização:



tD

GS VWk

ILV

2

22

2

21

1

1'

2

1tGSnD VV

L

WkI

tGSDS VVV

21 GSDDDSO VVVv


29



22

'

2

2

2

2

1

'

1

1

1

2

21

2

2

tGSn

D

tGSn

D

RDDD

RDD

VVk

I

L

W

VVk

I

L

W

IVVR

III



23

'

3

3

3

2

2

'

2

2

2

2

1

'

1

1

1

321

2

2

2

tGSn

D

tGSn

D

tGSn

D

DDD

VVk

I

L

W

VVk

I

L

W

VVk

I

L

W

III

30



42

2

2

'

2

2

2

41

2

1

'

1

1

1

21

2

2

VVV

VVk

I

L

W

VV

VVk

I

L

W

II

DDSG

tpGSp

D

GS

tnGSn

D

DD



DDGS VV

DDDDDS IRVV

2'

2

1DSDStGSnD VVVV

L

WkI

tGSDS VVV

Região de Triodo:

VVDS 1,0

Supondo: VVt 1

DDGS VV

Forçando operação na região de Triodo:

31



21 GSGS VV 21 DD II

Desde que ambos estejam saturados!

Espelho de corrente:

Q1 idêntico a Q2



Q1 e Q4 autopolarizados:

REF

REFD

DDDGS

tpGSpD

IIIII

II

VRIV

VVL

WkI

5432

1

11

2

1

1

1'

12

1

Espelho de corrente:

32



EXERCÍCIOS



EXERCÍCIOS

33



EXERCÍCIOS



EXERCÍCIOS

34


Sumário














Amplificador Fonte Comum

Topologia Básica

Representação Gráfica da Reta de Carga

Determinação da Curva de Transferência

triodovvfi

saturadovfi

iRVvv

DSGSD

GSD

DDDDDSO

),(

)(

35



Determinação da Curva de Transferência

A curva de transferência

mostra a operação como

amplificador, com o

MOST polarizado no

Ponto Q.



Excursão de sinal em um amplificador MOS:

36



Influência da Reta de Carga na Excursão de Sinal

Ponto Q1 não deixa espaço

suficiente para excursão

positiva do sinal, muito

próximo de VDD

Ponto Q2 não deixa

espaço suficiente para

excursão negativa do

sinal, muito próximo

da região de Triodo.



Circuito conceitual para estudo do modelo de pequenos sinais

Fonte de Polarização

Fonte de Sinal

Considerando-se que toda tensão ou corrente

pode ser representada como o somatório de

seu valor médio com uma parcela dependente

do tempo, faz-se uma ‘superposição’ de duas

situações:

1) DC: efeito unicamente das fontes que não

variam no tempo (polarização)

2) AC: efeito unicamente das fontes que variam

no tempo (sinal)

37



2'

2

1tGSnD VV

L

WkI

OVntGSnm

GS

Dm

VL

WkVV

L

Wkg

dV

dIg

''

VOV – Tensão de overdrive



38


Sumário













MOSFET - modelo peq sinais

BSBSDSDSGSSGDSDSBSDSGSDS

BSBSDSDSGSGSDSBSDSGSDS

BSDSGSDSvBDGDBSDGD

VVVVVVIIvvvi

VVVVVVivvvi

vvvivvvivvvviS

,,,,,,,

,,,,

,,,,,,,0

39



BSDSGS

BSDSGS

VBS

DSmbods

VDS

DSmdm

VGS

DSmg

bsmbdsmdgsmgds

BS

VBS

DSDS

VDS

DSGS

VGS

DSdsDS

v

igrg

v

igg

v

ig

vgvgvgi

Vv

iV

v

iV

v

iiI

1



2'

2

1tGSnD VV

L

WkI

tGS

D

Dn

tGSn

GS

Dm

VV

I

IL

Wk

VVL

Wk

V

Ig

2

2 '

'

Transcondutância de Porta (gate)

40



ox

SUBSi

SBF

m

BS

Dmb

C

qN

Vg

V

Ig

2

22

•O efeito de corpo pode aumentar,

reduzir ou não ter efeito sobre o ganho

total do transistor.

•Seu impacto depende da configuração

amplificadora utilizada.

Thumb rule:

gmg ≈ 3 a 5 gmb

gmg ≈ 50 a 200 gmd

Transcondutância de Substrato (back-gate)



DStGSnD

tGSnD

VVVL

WkI

VVL

WkI

12

1

2

1

2'

2'

DQtechDQDQ

Ao

I

L

II

Vr

1

Modelo Equação V-I

L

tech

Condutância de Dreno

41


MOSFET - Condutância de Saída

Dependência de iD com vDS:

erros do modelo Early (λ)


MOSFET - Condutância de Saída

Dependência de iD com vDS:

erros do modelo Early (λ)

42



Modelo para Pequenos

Sinais em Saturação

quando efeito de corpo é

desprezível (vbs=0)


tGS

D

Dn

tGSn

GS

Dm

VV

I

IL

Wk

VVL

Wk

V

Ig

2

2 '

'

DtechDD

Ao

I

L

II

Vr

1



tGS

DDntGSn

GS

Dm

VV

II

L

WkVV

L

Wk

V

Ig

22 ''

43



EXEMPLO:

Considere o amplificador Fonte

Comum – FC ao lado cujo transistor

possui o seguintes características:

k’n(W/L) = 0,25 mA/V2

Vt = 1,5 V

VA = 50 V

RD = 10kΩ

VDD = 15V

Suponha que os capacitores são

praticamente curto circuitos para sinal.

Calcule:

O ganho de pequenos sinais

A resistência de entrada

O maior sinal de entrada para

operação em saturação.


MOSFET - Capacitâncias

44


MOSFET - Capacitâncias


MOSFET – Modelo AC

45


MOSFET – Cuidados no Layout

Um MOSFET é definido pelo cruzamento de dois

retângulos: difusão (N ou P) e poli-silício

Mas, lembre das conexões de Dreno e Fonte, e da

polarização de Substrato

E, dependendo do TIPO de transistor, do Poço



Implemente boas conexões com Dreno e Fonte,

através de múltiplos contatos

RUIM BOM

46



Com frequência, em circuitos analógicos,

precisamos de MOSFETs com alta razão de aspecto

(W/L)

As capacitâncias parasitas das junções de Dreno e

Fonte aumentam proporcionalmente às áreas destas

regiões



O uso de um layout seccionado mantém o W/L

efetivo, reduzindo as capacitâncias parasitas

47



O uso de um layout seccionado também reduz a

resistência do gate


MOSFET - métrica gm/ID

Métrica gm/ID para

projetos MOS:

•independe da polarização

•independe da geometria

•independe da tecnologia

48



Métrica gm/ID para

projetos MOS:






Métrica gm/ID para

projetos MOS:




49


Sumário













Projeto de Amplificadores

Amplificação é essencial

Sistemas Analógicos Aumento da Relação Sinal Ruído – SNR

Adequação de níveis de sinais entre estágios subseqüentes

Capacidade de Excitação da Carga (Pout)

Adaptação de impedâncias de entrada e saída

Filtros (amplificação seletiva em frequência)

outros

Sistemas Digitais Fornecer corrente à carga

Restabelecer níveis lógicos

Recuperar a integridade de sinais

Aumentar a imunidade a ruído

50



O projeto de amplificadores é multidimensional

Apresenta especificações conflitantes: 1. Ganho

2. Impedâncias de entrada e saída

3. Faixa de alimentação

4. Excursão de saída

5. Linearidade

6. Potência consumida e dissipada

7. Velocidade (ou largura de banda)

8. Ruído

Características devem apresentar variabilidade tolerável pela aplicação: matching!!!

Octágono do

Projeto Analógico

(B. Razavi)



Um subcircuito consiste em um conjunto de transistores que

geralmente realiza apenas uma função.

Um subcircuito é utilizado em conjunto com outros

subcircuitos.

Hierarquia de Projeto de um Módulo Analógico:

51


Amplificador Linear Ideal

Amplificador de tensão excitado com um sinal vi(t) e conectado a uma carga ZL

inVout vAv

Característica de transferência de um amplificador linear com ganho de tensão Av

fonte de sinal

vO

carga

vi

AMPL

VCC

ZL


Amplificador Real

Há uma parcela na saída que independe da entrada O ganho Av depende do sinal (amplitude e frequência),

da alimentação, da temperatura, da carga, etc A dependência de Av. com a frequência do sinal possui

partes linear e não-linear

,...,,

,...,,,,

CCLOO

CCLiVV

OiVo

VTZVV

VTfZvAA

VvAvfonte de sinal

vO

carga

vi

AMPL

VCC

ZL

52


Amplificador Real

Amplificador Linear

A saída é proporcional à entrada

Amplificador Não-Linear

O ganho varia com sinal de entrada

A saída NÃO é proporcional à entrada

01 )( txyout

x

yout

01

2

2

01

)()()(

)()(

txtxtxy

txyy

n

nout

outout

x

yout


Modelo do Amplificador Linear

• Modelo elétrico linear de um amplificador de tensão, com fonte de sinal aplicada à entrada e uma carga

• A implementação de um amplificador necessita de uma fonte controlada

fonte de sinal Amplificador carga

53


Amplificador de Tensão Amplificador de Corrente

Amplificador de Transcondutância Amplificador de Transresistência

Modelos de Amplificadores Lineares

Os 4 tipos de fonte controlada dão origem a 4 representações

para o modelamento de amplificadores lineares


Amplificador MOS

O MOSFET possibilita a implementação de uma

fonte de corrente controlada por tensão, permitindo a

construção de uma das representações amplificadoras

MOSFET IMPEDÂNCIA vin: vg ou vs

(ou vb) id vout

54


Amplificador MOS

Carga: Passiva Carga: diodo MOS Carga: Ativa


Configurações Amplificadoras

Configurações elementares MOS:

Fonte comum (G: in ; D: out; S: Gnd)

Dreno comum (G: in; S: out; D: Gnd)

Porta comum (S: in; D: out; G: Gnd)

Malha que controla iD:

“entrada”

Malha onde circula iD:

“saída” in

out

in/out

55


Fonte Comum – carga passiva

in

outv

V

VA

:Tensão de Ganho

THinout VVV 1

:quando ocorre saturação da Saída

THinout VVV

Triodo

Cort

e

(Sub-T

hre

shold

)

Sat

221

2

21

:como expressa se pode saída de A tensão

:por dada é saturação em correnteA

THinoxnDDDDDDDout

out

THinoxnD

D

VVL

WCRVIRVV

V

VVL

WCI

I



Modelo de pequenos sinais em saturação

THinoxnm

inmODout

VVL

WCg

vgrRv

)//(

O ganho do circuito varia

substancialmente para

grandes excursões da

entrada!

Sat Tri

56



Sat Tri

THinout VVV

Triodo

Cort

e

(Sub-T

hre

shold

) Sat

Menor RD

Maior RD

THinoxnm VVL

WCg


Observações

Aumento de ganho:

Aumentando W/L

MOST maior – Área e Capacitâncias maiores

Aumentando VRD

Reduz a excursão de sinal

Diminuindo ID

Maior RD – Reduz resposta em freqüência


DDRD

D

RDoxnv

D

RDDoxnDmv

IRV

I

V

L

WCA

I

VI

L

WCRgA

Onde

22

Existem relações de

compromisso entre

ganho, BW e excursão

de sinal

57



Tecnologia AMIS 0.5

• VTN = 0,63V

• VTP = -0,99V

• kN = 37,4 μA/V2

• kP = 13,9 μA/V2

• λN = 0,0091 1/V (L = 1,5μm)

• λP = 0,022 1/V (L = 1,5μm)

• L = 1,5μm e W = 15μm

RD

VDD

Vin

Vout

M10 < Vin < VDD

RDRD

VDDVDD

VinVin

Vout

M10 < Vin < VDD

Vin [V]

ID [mA] RD = 1k

RD = 2k

RD = 10k

Corrente ID x Vin

Vout [V]

Vin [V]

RD = 1k

RD = 2k

RD = 10k

Vout x Vin

Vin [V]

Av [V/V] RD = 1k

RD = 2k

RD = 10k

Ganho de Tensão Av x Vin


Fonte Comum – ganho intrínseco

O ganho intrínseco é o maior

ganho que se pode obter com

um único dispositivo.

Aumenta-se o ganho,

aumentando-se L (reduz λ)

gmro para MOSFET de canal

curto está em torno de 10 a 30.

gmro para MOSFET de canal

longo ultrapassa 100

Ganho intrínseco

Intrínseco Ganho omv rgA

58


Diodo MOS

•O efeito de corpo ocorre quando o ‘diodo’ é

conectado através da ‘fonte’ (vsb≠0).

•Caso a conexão seja através do ‘dreno’ (vsb=0), não

há.


Fonte Comum – diodo NMOS

1

1

Fazendo

1

2

1

2

2

22

1

m

mv

m

mb

mbm

mv

g

gA

g

gη

gggA

Substituindo na expressão do ganho de tensão,

RD pela impedância equivalente de M2.

59



Estando M1 e M2 em saturação, o

ganho depende somente das

dimensões de M1 e M2

(desprezando o efeito de corpo).

1

1

Mas

1

1

2

2

expressoser pode ganho O

2 Como

2

1

21

2

2

2

1

1

1

LW

LW

A

II

IL

WC

IL

WC

A

IL

WCg

v

DD

Doxn

Doxn

v

Doxnm



Vout

M1VinVin

0 < Vin < VDD

VDDVDD

M2

Tecnologia AMIS 0.5

• VTN = 0,63V

• VTP = -0,99V

• kN = 37,4 μA/V2

• kP = 13,9 μA/V2

• λN = 0,0091 1/V (L = 1,5μm)

• λP = 0,022 1/V (L = 1,5μm)

• L1 = L2 = 1,5μm; W2 = 7,5μm

Vout x Vin

W1 = 7,5μm

W1 = 30μm

W1 = 90μm

Vout [V]

Vin [V]

Corrente ID x Vin

W1 = 7,5μm

W1 = 30μm

W1 = 90μm

Vin [V]

ID [mA] W1 = 7,5μm

W1 = 30μm

W1 = 90μm

Av [V/V] Ganho de Tensão Av x Vin

Vin [V]

60


Fonte Comum – diodo PMOS

2

1

2

1

LW

LW

Ag

gA

p

n

v

m

mv

Pelos resultados anteriores:

Nenhum dos

transistores sofre

efeito de corpo!

Vout[V]

Id[mA]

Av[V/V]

Vin[V]

W1 = 7,5μm

W1 = 15μm

W1 = 30μm


Fonte Comum – carga ativa

21

1211 )//(

dsds

moomv

gg

grrgA

M1

M2

VDD vDS

iDS

Vout

61


Amplificador Fonte Comum

Seu ganho de tensão é elevado e inversor

Seu ganho de corrente é elevado

Oferece alta Ri e média-alta Ro

É o mais utilizado quando se necessita ganho

O transistor principal não oferece efeito de

corpo

Ocorre efeito Miller (limitação de frequência

devido a Cgd)


Efeito Miller

CAC

CsACsvA

v

i

vZ

CsvAvi

Veq

ViV

i

i

ii

iVii

1

1

1

1

:Laplacepor Análise

Ocorre quando um amplificador inversor é

realimentado através de uma capacitância

-Av

C

vi

ii

-Av vi

Obs.: supondo amplificador ideal

62


Amplificador Dreno Comum

Vin > VTH ⇒ M1 liga saturado

Vout é dado por:

O ganho do DC é obtido diferenciando Vout em relação a Vin :

Como

⇒



•Redução de ganho devido ao efeito de corpo,

caso o substrato esteja em potencial fixo.

•Ocorre porque vgs tem sinal contrário a vbs

•É eliminado caso de una os terminais S e B

(possível para o PMOS e nas tecnologias com

duplo-poço para o NMOS)

63



A impedância de saída pode ser calculada

G D

S

⇒

Modelo de

pequenos sinais Ro

⇒

Modelo de

pequenos sinais

mbm

ogg

R

1



Seu ganho de tensão é menor que 1 e depende

da carga

Seu ganho de corrente é elevado

Oferece alta Ri e baixa Ro

É uma opção para acoplar o estágio de ganho

com a carga

O efeito de corpo do transistor reduz a

transcondutância total

64


Amplificador Porta Comum

A corrente de dreno é expressa por

O decréscimo de Vin pode levar o M1 a entrar na região de triodo.

⇒

O efeito de corpo incrementa

a transcondutância

equivalente!


Amplificador Porta Comum

Seu ganho de tensão é elevado

Seu ganho de corrente é 1

Oferece baixa Ri e média Ro

É uma opção amplificadores de corrente

(necessitam baixa Ri)

O efeito de corpo do transistor aumenta a

transcondutância total

65


Sumário













Configurações Amplificadoras MOS

Configurações compostas:

Amplificador cascode (FC+PC)

Amplificador diferencial (2xFC)

Par complementar (2xDC)

Push-pull (2xFC)

outras...

66


Configuração Cascode

A entrada de um estágio PC pode ser uma corrente.

O amplificador FC converte tensão em corrente.

A cascata de um estágio FC e um PC é chamada de

“cascode”

Os principais objetivos são:

aumentar Rout

minimizar o efeito Miller sobre Cgd1

M1 converte Vin em corrente que

é encaminhada a Rd por M2



A realimentação que ocorre no terminal de fonte, amplifica a resistência

efetiva vista pela saída

rrgrrggri

vR

ririggriv

dsmdsbsmm

out

outout

dsoutoutbsmmoutout

22222

222

1

outsbsgs rivvv 222

67



Se o resistor r for substituído pelo transistor M1, temos

a configuração cascode, onde:

122122221 )( dsdsmdsdsbsmmdsds

out

outout rrgrrggrr

i

vR



Ganho de tensão real

31

31223

1

temos

e

Como

omoutmv

ooomoout

mm

rgRGA

rrrgrR

gG

68



Duplo cascode: aumento de Rout, resultando

aumento de Av

4331221

344122

1

temos

e

Como

oomoommoutmv

oomoomout

mm

rrgrrggRGA

rrgrrgR

gG



1

1

2111

12

2

)1(

1

temos

Se

gdin

gdvin

mminv

CC

resulta

CAC

Como

ggvvA

LWLW

Efeito Miller

69


Par Diferencial


Par Diferencial

Polarização

70


Par Diferencial

Imunidade da polarização à tensão modo-comum de

entrada


Par Diferencial

Linearidade

71


Par Diferencial

Dependência da linearidade sobre a tensão de

overdrive (ou nível de inversão)


Par Diferencial

Espelho de corrente como carga ativa do par diferencial

Polarização

Sinal

72


Par Diferencial

Versões com entrada canal N e P


Par Diferencial

Versões com entrada canal N e P

Tensão diferencial de entrada [V]

Te

nsã

o d

e s

aíd

a –

[V

]

Tensão diferencial de entrada [V]

73


Par Diferencial

Análise intuitiva do Ganho Diferencial


Par Diferencial

Slew-rate (SR) •Caso seja aplicado um vin

suficientemente grande de modo

que toda a corrente Iss passe por

M1, M2 cortará.

•Nesta situação a corrente de

saída será Iss espelhada por M3-

M4, e passando pela carga CL.

•Como a variação de tensão na

carga é dada por:

•O SR resulta:

tC

IV

L

SSC

LSS CISR

74


Par Complementar

Baixo Ro

Alto Ri

Av unitário (2DC)

Alto Ai

Só funciona se:

Vi > Vtn, ou

Vi < Vtp


Par Complementar

Necessita uma pré-

polarização do par para

eliminar a zona morta

(Vtn > Vi > Vtp)

75


Par Complementar

Implementação

prática


Push-pull ou Inversor MOS

•Alto Ri

•Alto Ro

•Alto Av (depende da carga)

•Alto Ai

•Se vi = 0V, alta corrente quiescente

76



O ajuste de VTR1 e VTR2 define a corrente quiescente de M1

e M2, quando Vin = 0V



Implementação prática: o ajuste de VGG3 e VGG4 define as

correntes quiescentes dos 3 ramos do circuito

77


Sumário













Especificações de um Projeto

O projeto de circuitos eletrônicos é multidimensional

Apresenta especificações conflitantes

Parâmetros relevantes p/ circuitos analógicos: 1. Ganho

2. Impedâncias de entrada e saída

3. Faixa de alimentação

4. Excursão de saída

5. Linearidade

6. Potência consumida e dissipada

7. Velocidade (ou largura de banda)

8. Ruído

9. Repetibilidade: MATCHING

Octágono do

Projeto Analógico

(B. Razavi)

78


Entendendo o Descasamento

Diferença atemporal (“ruído DC”) no comportamento elétrico

entre dispositivos identicamente desenhados e fabricados.

Resultado de variações físicas incontroláveis durante a

fabricação.

O modo como uma variação afeta um dispositivo em uma

pastilha (die) depende da relação entre as dimensões físicas do

mesmo e a distância de correlação da variação.

O entendimento dos mecanismos que provocam o

descasamento permite que ele seja previsto e controlado na

etapa de projeto.


Descasamento Global

Fatores sistêmicos: distância de correlação da variação

superior às dimensões do dispositivo, produzindo

gradientes (efeito global).

Decorrem de variações ou deformações em componentes

do processo ou elementos do ambiente, como:

dilatação térmica de equipamentos

aberrações nas lentes e distorções nas máscaras de foto-

litografia

mudança na concentração de substâncias de ataque, deposição

ou dopagem

tensões mecânicas permanentes na superfície do substrato

79


Descasamento Global

Fatores sistêmicos: distância de correlação da variação

superior às dimensões do dispositivo, produzindo

gradientes (efeito global).

Pode-se atenuá-los através de técnicas de leiaute (p.ex.

centróide comum).


Descasamento Global

Exemplo de efeito global: distribuição do stress mecânico na superfície de

uma pastilha colada com epoxy em encapsulamento plástico. A mobilidade

dos portadores é sensível ao stress.

80


Descasamento Local

Fatores estocásticos: distância de correlação da variação

inferior às dimensões do dispositivo, produzindo

flutuações microscópicas (efeito local).

Em geral, são relacionados à natureza discreta da

matéria, p. ex.:

flutuações na concentração de dopantes (impurezas)

flutuações na espessura ou na qualidade do óxido

formação de aglomerados no poli-silício (clustering)

rugosidade de borda nas camadas depositadas ou decapadas


Descasamento Local

Fatores estocásticos: distância de correlação da variação

inferior às dimensões do dispositivo, produzindo

flutuações microscópicas (efeito local).

Deve-se entender seus mecanismos e modelá-los,

permitindo que o projetista preveja o impacto dos graus

de liberdade que dispõe sobre o descasamento:

Geometria W e L

Polarização (bias)

81


Descasamento Local

Exemplo de efeito local: a

natureza discreta dos dopantes

faz com que sua concentração

varie no volume do substrato e

do gate.

Transistores menores: menos

átomos dopantes na região

ativa.

A flutuação na concentração

de dopantes na região ativa é a

principal causa do

descasamento entre

MOSFETs.


Descasamento Local

As bordas das camadas apresentam certa rugosidade

82


Descasamento Local

A rugosidade de borda ao longo da largura (W) do canal faz

com que o seu comprimento (L) varie localmente

L W


Impacto nos Circuitos Eletrônicos

Tensão de referência de um

band-gap

Atraso entre dois ramos de

distribuição de clock

(processo de 250nm)

Redução da REPETIBILIDADE comportamental dos circuitos

83



Separação da variabilidade entre dispositivos



Separação da variabilidade entre dispositivos

84


Efeito Global x Layout

(1) Geometrias idênticas e idênticas condições de

contorno:

G

(b) pior

D1 D2

G

S

D1 D2

S (a) melhor (c) pior

S

G

D1 D2

metal



(2) Aproximar os dispositivos, expondo-os a menor gradiente:

Obs.: dispositivos menores ficam mais próximos

G

(b) pior

S

D1 D2

S

(a) melhor

G

D1 D2

85



(3) Fracionamento e associação intercalada de

dispositivos menores, formando um maior

(centróide comum):

M11

M22 M12

M21 M1 M2

(a) não-centróide (b) centróide-comum



(4) Manter os dispositivos casados com a mesma

orientação da corrente (a mobilidade não é

isotrópica sobre uma lâmina de Si).

G

(b) pior

S

D1 D2

S

(a) melhor

G

D1

D2

86



(5) Uso de dispositivos dummy para garantir as

mesmas condições de contorno na fabricação de

dispositivos casados.



(6) Reduzir a exposição ao stress mecânico na

superfície da pastilha, colocando os dispositivos

casados próximos ao centro.

87



(7) Reduzir a exposição a gradientes térmicos,

devido à dissipação de dispositivos de potência.



posicionar os dispositivos de potência longe do centro

posicionar os dispositivos casados longe dos de potência, mas

longe das bordas (evitar stress)

88


Efeito da Flutuação na Concentração de Dopantes

o transistor MOS (ou MOSFET) é formado por dois

implantes (regiões n+; dreno e fonte) que formam junções

com o substrato, e que são separados entre si pelo canal, de

comprimento L, sobre o qual é construído um capacitor

(isolante + eletrodo condutor)

Substrato p

Gate

0 x

L n+ n+

Source Drain

Bulk



este capacitor, chamado capacitor MOS, é a região ativa

do dispositivo, e através dele se controla o comportamento

elétrico do transistor

Capacitor

MOS

Substrato p

Gate

0 x

L n+ n+

Source Drain

Bulk

89



o capacitor MOS é formado pelo “sanduíche” de um

eletrodo condutor (metal ou poli-silício) sobre uma

película isolante (óxido), depositados sobre o semicondutor

dopado (substrato)

isolante (dióxido de

silício) eletrodo condutor

(metal ou poli)

Substrato p

G

∆x

0 x

L

B

D S



quando o capacitor MOS é polarizado (VGB>0), o campo

elétrico que surge na interface óxido-semicondutor afasta as

lacunas livres, criando uma região de depleção de carga

negativa Q’B(x)

carga de

inversão

Q’I(x)≈0

0<VG<VT

e

VDS=0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L

90



este campo elétrico também atrai os elétrons livres do

substrato, que se acumulam na interface óxido-

semicondutor, formando uma carga de inversão negativa

Q’I(x)

carga de

inversão

Q’I(x)=0

VG<VT

e

VDS=0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L



se o campo elétrico ultrapassar certo valor (threshold), o

acúmulo de elétrons livres na interface ultrapassa o de

dopantes P do substrato, fazendo com que seja induzida

uma região N na interface (ocorre a inversão de

característica desta região)

carga de

inversão

Q’I(x)

VG>VT

e

VDS=0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L

91



caso se polarize os terminais dreno-fonte (VDS>0), ocorre a

deformação das camadas de inversão e de depleção, de

forma que a soma ΔQ’I(x)+ ΔQ’B(x) se mantenha sempre

constante ao longo do transistor

carga de

inversão

Q’I(x)

VG>VT

e

VDS>0

carga de depleção

Q’B(x)

S

Substrato p

G

D

∆x

0 x

L



como a concentração de dopantes não é uniforme no volume

do substrato, ΔQ’B(x) sofre pequenas flutuações ao longo do

transistor, provocando flutuações em ΔQ’I(x), de forma a

manter a soma ΔQ’I(x)+ ΔQ’B(x) constante

carga de depleção

Q’B(x)

carga de

inversão

Q’I(x)

VG>VT

e

VDS>0

S

Substrato p

G

D

∆x

0 x

L

92



a integração da carga de inversão ΔQ’I(x), ao longo do transistor, define a condutividade do canal (Gcanal) e consequentemente a corrente que circula sob certa polarização (ID = VDS x Gcanal)

como as flutuações na carga de inversão são aleatórias, dois transistores identicamente desenhados vão apresentar flutuações diferentes, resultado em uma pequena diferença na corrente circulante (ΔID)

se fizermos a média das flutuações na corrente em uma grande quantidade de transistores identicamente desenhados, resultará no desvio-padrão da corrente (σID)


Modelando o Efeito Local

A natureza discreta da matéria (principalmente

dos dopantes) provoca flutuações locais na

condutância da região ativa.

O somatório dessas flutuações aleatórias resulta

em uma diferença líquida na corrente entre

dispositivos idênticos (descasamento).

Modelagem do descasamento: integração das

flutuações na corrente, usando um modelo de

comportamento elétrico abrangente e acurado.

93


Modelo de Pelgrom para MOSFET

Apresenta os efeitos das variabilidades LOCAIS e GLOBAIS do processo, sobre os transistores MOS, através de parâmetros relacionados à tensão de limiar (VT) e ao fator de ganho (β=μCox):

Obs: em inversão forte, uma aproximação para ID é

Saturação:

Reg. linear:

DSDS

TGSD

DSTGSD

VV

VVL

WI

VVVL

WI

2

12

2



AVT e Aβ relacionam os efeitos locais à área ativa dos transistores (WL)

SVT e Sβ relaciona os efeitos globais à distância média entre os transistores (D)

222

2 DSWL

AVT

VTVT

22

2

2 DSWL

A

Compensados com

um bom layout

94



A incerteza na corrente ID pode então ser estimada por:

SI:

SI e WI:

2

2

2

2

2

2 4

TGS

T

D

D

VV

V

I

I

2

22

2

2

2

T

D

m

D

D VI

g

I

I

2

22

22 1

Dm

TGSIg

VV



Relação entre gm/ID e o nível de inversão

95




Análise Estatística – Monte Carlo

Em uma simulação Monte Carlo, em cada transistor são

acrescidas as fontes abaixo, cujos valores são determinados

aleatoriamente, conforme os fatores de descasamento do

processo (AVT e Aβ), a geometria do transistor (WL) e sua

polarização (ID, VGS e VDS).

96



O ponto de operação de todos os transistores é

calculado, incluindo o descasamento, e os

resultados são armazenados.

O valor das fontes de cada transistor é redefinido,

pontos de operação recalculados e resultados

armazenados.

O processo é repetido muitas vezes, de forma a se

ter uma boa certeza estatística.

Todos os resultados armazenados são submetidos a

cálculos estatísticos (média e desvio-padrão).



Simulação Monte Carlo da tensão de off-set de um

amplificador operacional Miller CMOS. O histograma

apresenta a distribuição desta tensão sobre 1000 amostras, em

intervalos de 0,5 mV. O desvio-padrão calculado é 2,1 mV. A

curva tracejada é a sua aproximação Gaussiana.

97


Descasamento X Perdas no Processo

Em um sistema onde uma variável sofre variações aleatórias,

a frequência de ocorrências dessa variável se comporta

como uma distribuição normal, que pode ser definida

através de 2 parâmetros:

Média (μ): valor central ao redor do qual a distribuição se

espalha

Desvio-padrão (σ): valor médio dos desvios que ocorrem

ix xN

1

21

xix xN



dentro da faixa de 1σ, estão 68,3 % das ocorrências



98



Exemplo: para certa aplicação, o máximo Vos aceitável

para um AmpOp é 6 mV

caso o projeto seja desenvolvido de forma a se obter

σ(Vos) = 6mV (1σ), apenas 68,3% das amostras serão

aproveitáveis


σ(Vos) = 3mV (2σ), aproveita-se 95,4% das amostras


σ(Vos) = 2mV (3σ), aproveita-se 99,7 % das amostras



Um AmpOp é

geralmente

subdividido em três

estágios, sendo

quase todo Vos é

decorrente do

descasamento de

VGS do par

diferencial de

entrada

99



O descasamento de VGS do par diferencial de

entrada é resultante do descasamento entre os

valores de VT destes transistores:

O VT dos transistores não é correlacionado:

212121

TTIIGSGSOS VVVVVVVDD

mVOS

TTTTOS

V

VVVVV 4,12

2 2222

21



Do modelo de descasamento de Pelgrom:

Parâmetros de descasamento AMS 0.35:

2

2

2

2

222 5,22

4,1

7,6m

mV

mmVAWL

WL

A

VT

VTVTVT

Data da versão AVTN [mV-μm] AβN [%-μm] AVTP [mV-μm] AβP [%-μm]

23.01.2001 6,8 0,8 11,3 0,8

13.03.2003 5,8 0,1 10,5 0,4

08.05.2006 6,7 0,5 10,3 0,7

100



Ao longo do projeto, chegou-se a uma razão

de aspecto para os transistores do par

diferencial W/L= 10 (p. ex.)

Assim:

WL= 22,5μm2 e W/L= 10

Resultando em:

W= 15μm e L= 1,5μm


Robustez de Circuitos Eletrônicos

“A robust circuit design is one in which the

sensitivities of critical performance specifications to

variances in the manufacturing process and the

circuit's operating environment are first fully

anticipated and identified and then systematically

nulled, or at least minimized, through optimal choices

of macro-structure, cell topology, individual device

design, component values, bias conditions and layout.”

Barrie Gilbert - Analog Devices Inc.

101


Robustez de Circuitos Eletrônicos

“Um projeto de circuito robusto é aquele onde as

sensibilidades das especificações críticas de

desempenho, com as variações do processo de

fabricação e as condições de operação do circuito, são

primeiramente completamente identificadas, e então

sistematicamente anuladas, ou ao menos minimizadas,

através da escolha otimizada de macro-estrutura

(arquitetura), topologia de célula, geometria de

dispositivos, valores de componentes, polarização e

leiaute.”

Barrie Gilbert - Analog Devices Inc.


Modelo de Descasamento ACM

A expressão que descreve o descasamento, em termos da polarização, da geometria e da tecnologia, fica

onde e Noi é o número efetivo de

impurezas por unidade de área na região de depleção

______________

Do modelo ACM para MOSFETs de canal longo

e

q

nC

q

QN toxIP ''

*

)( rfSRFD iiL

WIIII 2'

21

toxSQ nCI

onde o termo BISQ é um parâmetro adicional de descasamento

que inclui variações de mobilidade e espessura de óxido de

porta.

2'

21

toxSQ nCI

r

f

rf

oi

D

I

i

i

iiWLN

N

I

D

1

1ln

12*2

2

WL

BSQ

I

2

102


Modelo de Descasamento Consistente

Para mais detalhes sobre o modelo de descasamento:

•C. Galup-Montoro, M. C. Schneider, H. Klimach, and A.

Arnaud, “A compact model of MOSFET mismatch for circuit

design”, IEEE Journal of Solid-State Circuits, vol. 40, n.

8, pp. 1649 – 1657, Aug. 2005.

•H. Klimach, A. Arnaud, C. Galup-Montoro, and M.C.

Schneider “MOSFET mismatch modeling: a new approach”,

IEEE Design & Test of Computers, vol. 23, n. 1, pp. 20 – 29,

Jan.-Feb. 2006.


Caracterização de Descasamento

Grupos NMOS e

PMOS

Chaves de dreno +

registrador 36-bit

Chaves de porta +

registrador 36-bit

Chaves + transistores

referencia +

registrador 9-bit

Vetor de

programação 81-bit TSMC 0.35

103



TSMC 0.35 if: 0,01 – 1000 circulo = medida Tamanho médio: VDS: 20mV - 2V segmento = modelo

3m x 2m linha = + ESVP

NMOS PMOS

Sat Lin

WI

SI



TSMC 0.18 if: 0,01 – 1000 circulo = medida Tamanho médio: VDS: 20mV - 2V segmento = modelo

1,2m x 0,8m linha = + ESVP NMOS PMOS

104



Grande (12m/8m) Pequeno (0.75m/0.5m) Médio (3m/2m)

i f =

1

i f =

10

0

; = 122 nA; 2 nA 124 nA; 7 nA 287 nA; 114 nA

; = 12.9 A; 0.066 A 12.9 A; 0.19 A 17.2 A; 1.45 A

Geometria P

ola

riza

ção


Conversor D/A M-2M de 8 bits

Diagrama esquemático do conversor D/A de 8 bits, composta por

associações série-paralelo de transistores MOS (rede M-2M). O valor

digital, a ser convertido em analógico, é programado em um registrador

de deslocamento.

Q0 Q6

Do D Q

ck

Q1

D Q

ck

Q7

D Q

ck

Di

Ck

D Q

ck

M72

M71 M74

M73 Q7

-Q7

-Q7

Q7

M62

M61 M64

M63 Q6

-Q6

-Q6

Q6

M02

M01 M04

M03 Q0

-Q0

-Q0

Q0

MB2

MB1

I0 V0 IG VG

M00

VR IR IB VB

GB

105


Conversor D/A - fabricação

Conversores fabricados: DAC0 (esq.; projetado para 0,25LSB @ if=20)

DAC1 (dir. ; projetado para 0,5LSB @ if=20).

• rede M-2M, cercada pelo anel de guarda e dummies

•8 registradores, chaves de acionamento e capacitores de

desacoplamento

DAC0 DAC1 DAC0 DAC1


Conversor D/A - resultados

Desvio-padrão do erro medido das 20 amostras de DAC0 (esq.) e DAC1

(dir.), para todos os dados de entrada, e normalizado para 1 LSB. As

medidas foram realizadas sob os níveis de inversão 20 e 2000.

DAC0 DAC1

106


Conversor D/A - resultados

Amostras de DAC0 (esq.) e DAC1 (dir.) que apresentaram os valores

mínimo e máximo de erro medido, sob os dois níveis de inversão

extremos, 20 (cima) e 2000 (baixo).

if=20

if=2000

DAC0 DAC1

Programa CI-Brasil / CT-1 Circuitos Analógicos MOS Parte II · capacitor MOS entre G-B H. Klimach...

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