UNIVERSIDADE FEDERAL DE SERGIPE (UFS) CENTRO DE CINCIAS EXATAS E TECNOLGICAS (CCET) DEPARTAMENTO DE COMPUTAO (DCOMP)

DISCIPLINA: LAB. DE CIRCUITOS DIGITAIS II PROFESSOR: EDWARD DAVID MORENO ORDOEZ

RELATRIO DE AULA PRTICA N (Prtica 01 - LCDII) Estrutura Multiplexador 2x1 Por NOME(S) DO(S) ALUNO(S) Diego Eduardo Alcantara Quelita Arajo

DATA (29/03/2011) Prtica

DATA (05/04/2011) Entrega

1-Introduo Segundo Ordonez et al. (2003, p. 38) O Multiplexador uma funo de um circuito combinacional que tem por objetivo a realizao de conexes entre os diversos operadores lgicos e aritmticos. Ou seja, a partir da conexo estabelecida pelo multiplexador com as variveis de entrada, obtm-se os valores da sada do circuito. Dessa forma, o objetivo principal da prtica realizada no laboratrio de Circuitos Digitais II Implementao da estrutura de um multiplexador 2x1 atravs da utilizao dos quatro comandos de execuo VHDL a seguir: With Select; If Else; PortasLogicas; Case. Mesquita et al. (p. 22) Cita que Um multiplexador um circuito com mltiplas entradas e um nica sada. Entradas de seleo, endereos, so utilizadas para controlar qual sinal de entrada ser colocado na sada do circuito. Um multiplexador tambm pode ser denominado de seletor de dados. O nmero de entradas de seleo de um multiplexador (MUX) determina o nmero mximo de entradas que tal circuito pode ter, ou seja:n

M=2 Onde: M = nmero de entradas do MUX. N = nmero de bits de seleo do multiplexador. Sabe-se ento que, o multiplexador 2x1 possui as seguintes caractersticas: A presena de dois sinais lgicos de entrada e1 e e2, um de sada s e um de seleo sel. A funo lgica selecionar um desses sinais de entrada e1 ou e2 atravs do sinal de seleo sel, atribuindo a sada s o sinal de entrada desejado. Como mostrado nas portas lgicas (figura 1) e a lgica do circuito na tabela verdade (figura 2).E1

s

sel S 0 E1 1 E2Figura 2: Tabela Verdade

sel E 2

Figura 1: Portas Logicas do Multiplexador 2x1

2-Descrio Principal da atividade No Laboratrio foi proposto implementao do Multiplexador 2x1 utilizando as abordagens apresentadas abaixo: Instrues WITH SELECT da Linguagem VHDLlibrary ieee; use ieee.std_logic_1164.all; entity WhithSelect is port (e1,e2,sel: in std_logic; s: out std_logic); end WhithSelect; architecture arch_mult2x1 of WhithSelect is begin with sel select Escrevemos o cdigo VHDL s