Microeletrônica

Aula 13

Prof. Fernando Massa Fernandes

(Prof. Germano Maioli Penello)

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Sala 5017 E

fernando.fernandes@uerj.br

https://www.fermassa.com/Microeletronica.php

Camada ativa e de polisilício

Já analisamos as seguintes camadas de fabricação: n-well, metal1, metal2, via1 e overglass.

Revisão

(Cap. 4)

Camadas CMOSB

ack-

end

(BE

OL)

Fro

nt-e

nd (

FE

OL)

Revisão

RevisãoO que a máscara n-well faz na bolacha de Silício?Define a região de dopagem tipo n (por difusão).

Máscara

Visão 3D

RevisãoO que as máscaras metal1, metal 2 e via1 fazem na bolacha de Silício?

Definem as regiões com metal 1 ou metal 2 e as conexões entre os metais 1 e 2.

RevisãoO que as máscaras metal1, metal 2 e via1 fazem na bolacha de Silício?

Definem as regiões com metal 1 ou metal 2 e as conexões entre os metais 1 e 2.

O que a máscara overglass faz? Define a abertura na passivação (região sem óxido) para conexão elétrica externa.

RevisãoO que as máscaras metal1, metal 2 e via1 fazem na bolacha de Silício?

Definem as regiões com metal 1 ou metal 2 e as conexões entre os metais 1 e 2.

O metal 1 está conectado com o resistor de poço-n?

RevisãoO que as máscaras metal1, metal 2 e via1 fazem na bolacha de Silício?

Definem as regiões com metal 1 ou metal 2 e as conexões entre os metais 1 e 2.

O metal 1 está conectado com o resistor de poço-n? Não! Ainda não aprendemos como remover o óxido para conectar o resistor.

Já analisamos as seguintes camadas de fabricação: n-well, metal1, metal2, via1 e overglass. A partir de agora, analisaremos as camadas ativa, n-select, p-select, poly1, silicide e contato.

Camada ativa e de polisilícioRevisão(Cap. 4)

Novas camadas

As camadas ativa, n-select, p-select, poly são usadas para criar o canal-n e o canal-p dos MOSFETs e também com elas poderemos definir um contato entre o metal1 com o substrato ou o poço.

→ A camada ativa especifica a área de abertura do FOX As camadas n-select e p-select definem onde implantar os átomos p e n.

As camadas ativa e as camadas select são sempre usadas em conjunto.

→ As camadas n-select e p-select definem a área de abertura para o tipo da implantação (n ou p)

Revisão

Camada ativa

A camada ativa define onde abrir o FOX (field oxide) definindo a área ativa. O FOX separa dispositivos uns dos outros. As áreas ativas são isoladas uma das outras pelo FOX (existe conexão entre os dispositivos pelo substrato ou pelo poço, mas o FOX tenta fazer com que essa comunicação seja mínima).

Revisão

p-select e n-select

As máscaras p-select ou n-select sempre acompanham a camada ativa. Elas são usadas para dopar a região ativa com átomos p ou n (Quais átomos são usados para dopagem p ou n?).

Revisão

p-select e n-select

As máscaras p-select e n-select sempre acompanham a camada ativa. Elas são usadas para dopar a região ativa com átomos p ou n (Quais átomos são usados para dopagem p ou n?).

As máscaras n-select e p-select são sempre maiores que as regiões ativas para evitar problemas de desalinhamento. O FOX protege o substrato da implantação.

Revisão

Camada poly

O nome poly vem de polisilício (polysilicon), um material policristalino de silício.Desenhar um poly em cima de uma região ativa forma um MOSFET. O número de MOSFETs em um processamento é facilmente obtido contando-se quantas vezes o poly cruza a região ativa.

O poly forma a porta (gate) do MOSFET. O dreno e a fonte são formadas pela implantação n.

Revisão

Porta auto alinhada

A área abaixo do poly não é dopada.

A camada poly protege a região abaixo dela da implantação dos dopantesA fina camada de óxido entre o poly e a região ativa é chamada de óxido de porta - gate oxide (GOX)

GOX

O dreno e fonte ficam auto alinhados com a deposição do poly da porta.

Revisão

Fio de polyAs camadas de poly podem ser usadas como fios da mesma forma que a camada de metal. Note que a camada poly fica em cima da camada FOX.

A resistência de folha da camada poly é ~200 /quadrado. Compare com a camada metálica! A capacitância ao substrato também é maior (veja a tabela). Portanto, o atraso do fio poly é maior do que o do metal. Para reduzir a resistência de folha, uma camada de siliceto (silicide) é depositada sobre o MOSFET. O silicide e o poly formam o chamadado polycide (policeto). Silicide – mistura de silício com um elemento mais eletropositivo (por ex., tungstênio)

Revisão

Resistências típicasCom silicide as resistências são bem menores!

Note que o silicide é sempre colocado acima do poly! Se for colocado abaixo, cria um contato retificador (contato de barreira Schottky).

Revisão

Bloco de siliceto

Resistências da tabela do slide anterior (com e sem Silicide):

ns ps

Revisão

Fluxo de processo CMOSGenérico

* Fabricação do par MOSFET

Fluxo de processo CMOS

O pad oxide serve apenas como uma camada para o crescimento do silicon nitride que evita o crescimento de óxido.

O fotorresiste é depositado e com fotolitografia protegemos a região de interesse e definimos a região aberta no FOX.

Genérico

* Fabricação do par MOSFET

Fluxo de processo CMOS

A área não protegida é corroída e forma trincheiras rasas.

Genérico

Fluxo de processo CMOS

As trincheiras são preenchidas com SiO2 formando a região de campo (regiões do FOX). Este tipo de isolamento entre os dispositivos é chamada de isolamento de trincheira rasa (STI – shallow trench isolation)

Genérico

Fluxo de processo CMOS

Duas regiões de implante são feitas para ajustar a tensão de gatilho (canal). As implantações p e n são feitas em etapas distintas.

Genérico

Fluxo de processo CMOS

Polisilício é depositado sobre óxido de porta.

Genérico

Fluxo de processo CMOS

Implantação rasa para formar o lightly doped drain (LDD) do MOSFET.

Serve para prevenir que o campo elétrico perto da fonte e dreno fique muito intenso (veremos detalhes mais adiante no curso).

O poly serve como uma máscara para as implantações (O canal do MOSFET é auto-alinhado).

Genérico

Fluxo de processo CMOS

É depositado o óxido espaçador nas laterais do poly e depois implantados n+ e p+ para criar as áreas de dreno e fonte. A implantação também dopa o poly e reduz sua resistividade.

Genérico

Fluxo de processo CMOS

A última etapa é o silicide para reduzir a resistência de folha do poly e das regiões n+ e p+.

Genérico

FEOL e BEOL

As sequências feitas nos últimos slides são chamadas de FEOL (front-end of the line)

As sequências feitas após isso (camadas de metais e vias) são chamadas de BEOL (back-end of the line))

Etapas de processo damasceno

As sequências 1)Trincheira2)Cobrir a trincheira com óxido3)Polir o substrato para que o topo seja plano

É chamado de processo damasceno. Foi este o processo que apresentamos aqui.

O processo damasceno é utilizado mais comumente nas camadas metálicas. Trincheiras são formadas nos isolantes, cobre é depositado e o topo do wafer é polido para ficar plano.

Etapas de processo damasceno

As sequências 1)Trincheira2)Cobrir a trincheira com óxido3)Polir o substrato para que o topo seja plano

O processo damasceno tem origem na técnica de incrustação de ouro em espadas e foi originalmente desenvolvida por artesão na cidade Síria de Damasco.

Conectando camadas poly e ativa ao metal 1

Conectando a camada ativa (n+ e p+) à camada de metal

Conectando camadas poly e ativa ao metal 1

Nunca se conecta o metal diretamente ao substrato ou ao poço!Esse conexão direta ao substrato ou poço só é feita se for desejada a construção de um Diodo Schottky (contato retificador)

Conectando a camada ativa (n+ e p+) à camada de metal

Conectando camadas poly e ativa ao metal 1

Conectando as camadas poly à camada de metal

Conectando camadas poly e ativa ao metal 1

Conectando as camadas poly à camada de metal

O metal1 se conecta à camada poly e ao metal2. O metal2 não se conecta diretamente à poly. Ele primeiro se conecta ao metal 1 e depois à poly

Conectando camadas poly e ativa ao metal 1

Ao se abrir os contatos pelo isolante, usa-se uma stop layer. Ela serve para parar a remoção do isolante na altura correta. A stop layer é colocada diretamente sobre o FOX antes de depositar o isolante.

Conectando o substrato-p ao terra

Já discutimos que o substrato-p tem que estar aterrado (ponto de menor potencial ).Por que?

Conectando o substrato-p ao terra

Evitar a polarização direta do diodo parasítico entre o substrato e o n+

Já discutimos que o substrato-p tem que estar aterrado (ponto de menor potencial ).Por que?

Conectando o substrato-p ao terra

Não conectamos diretamente o metal1 no substrato! A conexão é feita na camada p+.

Lembre-se que o poly fica em cima do FOX e o metal1 fica em cima do isolante acima do FOX.

Conectando o substrato-p ao terra

Não conectamos diretamente o metal1 no substrato! A conexão é feita na camada p+.

Lembre-se que o poly fica em cima do FOX e o metal1 fica em cima do isolante acima do FOX.

Conectando o substrato-p ao terra

Não se conecta o substrato em apenas um ponto. Para garantir que todo o substrato está aterrado, as conexões ao substrato devem ser usadas sempre que possível.

O substrato é resistivo. Se conectarmos o terra em apenas um ponto, regiões distantes não vão ter o mesmo potencial.

.

Conectando o poço-n

O corpo de um PMOS é o poço-n. Ele também deve ser conectado a um determinado potencial. Qual potencial é este?

Conectando o poço-n

O corpo de um PMOS é o poço-n. Ele também deve ser conectado a um determinado potencial. Qual potencial é este? O potencial mais elevado (VDD)

A conexão ao poço-n é feita com o metal1 e a região n+.. Em circuitos digitais.

Lembrem-se do trabalho 1Resistor de poço-n

O resistor de poço-n é conectado ao metal1 em dois pontos. A conexão é feita utilizando a camada ativa e a n-select.

Nesta seção de corte não estamos mostrando o siliceto

Lembrem-se do trabalho 1Resistor de poço-n

Se o substrato está aterrado, não podemos aplicar potenciais menores que aprox. -0.5V para evitar a condução através do diodo parasítico.

Resistência é estimada entre as beiradas da região ativa L

Leiaute de um NMOS

Sempre que a camada poly cobre a camada ativa, temos um MOSFET!Dispositivo de 4 terminais.Corpo conectado ao terra.

Dreno e fonte são equivalentes.

Leiaute de um PMOS

Sempre que a camada poly cobre a camada ativa, temos um MOSFET!Dispositivo de 4 terminais.Corpo conectado ao VDD.

Dreno e fonte são equivalentes.

Simbolos de MOSFET

Canal-p

Canal-n

JFET MOSFET intensificação

MOSFET intensificação

Sem corpo

MOSFET depleção

MOSFET depleção

Sem corpo

Célula padrãoStandard cell frame

Célula conveniente para fazer as ligações de terra e VDD, de substrato e poço.

Metade superior é um poço-n.Poço-n é ligado ao VDD pela camada n+.Abaixo da conexão do poço-n, temos uma camada de p-select onde os dispositivos PMOS são desenhados.

Célula padrãoStandard cell frame

Célula conveniente para fazer as ligações de terra e VDD, de substrato e poço.

Metade inferior é o substrato p.Substrato é ligado ao terra pela camada p+.Na região da camada de n-select onde os dispositivos NMOS são desenhados.

Célula padrãoStandard cell frame

Célula conveniente para fazer as ligações de terra e VDD, de substrato e poço.

Utilizando diversas células padrão em conjunto

As células padrão tem altura definida. O acoplamento delas aumenta a área de leiaute lateralmente.

Note o acoplamento das conexões de alimentação, terra, poços-n e substrato.Camadas sobrepostas! Não é problema desde que passe no DRC.

Regras de designConsulte o mosis.org para as regras em detalhes

Regras de designConsulte o mosis.org para as regras em detalhes

Regras de designConsulte o mosis.org para as regras em detalhes

Forma reduzida de construir um NMOS

Mesma região ativa para a construção do NMOS e a conexão com o substrato Agora a fonte e o dreno não são mais terminais intercambiáveis!

Trabalho 2 – Par CMOSi) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V.

Trabalho 2 – Par CMOSi) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V.

ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V.

Trabalho 2 – Par CMOSi) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V.

ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V.

*Para auxiliar no projeto e simulação dos transistores utilize o tutorial 2 do site cmosedu.com:http://cmosedu.com/videos/electric/tutorial2/electric_tutorial_2.htm

Trabalho 2 – Par CMOSi) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V.

ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V.

*Para auxiliar no projeto e simulação dos transistores utilize o tutorial 2 do site cmosedu.com:http://cmosedu.com/videos/electric/tutorial2/electric_tutorial_2.htm

Trabalho 2 – Par CMOS

Enviar arquivo compactado do trabalho (.zip, .rar, etc...) para o email fernando.fernandes@uerj.br, contendo:

1. Arquivo do Electric (.jelib) 2. Arquivo do LTSpice (.spi)3. Síntese em arquivo pdf, contendo o gráfico de Id (nmos) e Is (pmos), o esquemático e o layout do circuito feitos no Electric.

i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V.

ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V.

Trabalho 2 – Par CMOS

Enviar arquivo compactado do trabalho (.zip, .rar, etc...) para o email fernando.fernandes@uerj.br, contendo:

1. Arquivo do Electric (.jelib) 2. Arquivo do LTSpice (.spi)3. Síntese em arquivo pdf, contendo o gráfico de Id (nmos) e Is (pmos), o esquemático e o layout do circuito feitos no Electric.

i) Desenhe no Electric o esquemático e o layout do par complementar (CMOS) conforme o circuito representado na figura, para ser fabricado na tecnologia C5 (de 300nm). O canal dos transistores deve ter 0.6 µm, a largura do NMOS deve ser de 3µm e a largura do PMOS deve ser de 6µm. O contato de corpo do NMOS deve ser conectado ao terra e o contato de corpo do PMOS deve ser conectado a VDD = 5V.

ii) Faça a simulação do circuito e obtenha no mesmo gráfico a corrente no dreno do NMOS e na fonte do PMOS quando a tensão de alimentação (Vf) varia entre 0V e 5V com passo de 5mV e a tensão no gate (Vg) varia entre 0V e 5V com passo de 1V.

Nome do arquivo: Exemplo

FernandoMF_Trab2_2018(1)_Microeletronica.zip

Data de entrega: 22/06