Lógica Programável PTC2527 – EPUSP - 2006 Guido Stolfi.
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Lógica Programável
PTC2527 – EPUSP - 2006
Guido Stolfi
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2
Especializações dos Circuitos Lógicos
CPU
RAM
ROM
A/D
D/A
POWER PERIFÉRICOS
“GLUE LOGIC”
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3
Lógica Discreta (SSI - MSI)
• Baixa Densidade
• Alto Consumo
• Baixa Confiabilidade
• Baixo Desempenho
• Diversidade de Ítens em Estoque
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4
Consumo, Desempenho, Confiabilidade
Materiais diferentes
Soldas
Terminal TerminalLógica BufferBuffer
ElementosParasíticos
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5
Lógica Integrada "Custom" (LSI)
• Alto Custo Inicial
• Longo Tempo de Desenvolvimento
• Projeto inalterável a posteriori
• Fornecedor único
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6
Lógica Programável
• Alta Velocidade• Alta Densidade• Baixo Consumo• Facilidade de Projeto• Baixo "Time to Market"• Possibilidade de Alterações Posteriores
no Projeto• Inviolabilidade do Projeto
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7
Dispositivos de Lógica Programável (PLD)
• PROM (Programmable Read-Only Memory)• PAL (Programmable Array Logic)• EPLD (Eraseable Programmable Logic Device)• EEPLD (Electrically Eraseable PLD)• CPLD (Complex PLD)• FPGA (Field Programmable Logic Array)
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Lógica com Memórias PROM
Entradas(Endereços)
Saídas(Dados)
PROM
• Tabela Verdade
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Estrutura de uma PROM
Matriz AND(Fixa)
Matriz OR(Programável)
Entradas
Saídas
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Estrutura de uma PAL
Matriz OR(Fixa)
Matriz AND(Programável)
Entradas
Saídas
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Bloco Lógico de uma PAL Combinatória
Saída
Realimentação
Entradas
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PAL Sequencial (c/ Flip-Flop)
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Elemento Programável com Fusível (PAL)
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Elemento Programável com MOSFET de Porta Flutuante (EPLD)
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Elemento Programável com RAM (FPGA)
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Topologia (“Floorplan”) de um Dispositivo de Lógica Programável
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Célula Lógica de uma EPLD
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Bloco de Entrada / Saída de uma EPLD
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Interconexões entre Blocos
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EPLD de Alto Desempenho
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EPLD x FPGA
• Vantagens da EPLD• Não volátil (Pronta ao ligar)• Segurança do projeto• Imunidade a interferências
• Vantagens da FPGA• Maior densidade• Menor custo (fabricação e teste)• Maior flexibilidade
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FPGA com Blocos de Memória RAM
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Bloco Lógico de uma FPGA
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Bloco de E/S de uma FPGA
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Terminação para E/S Desbalanceada
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Padrões de Interfaces Digitais
Tipo VCC (V) VREF (V) VTT (V) RS () RT
LVCMOS 3.3 1.5 - - -
LVCMOS18 1.8 0.9 - - -
HSTL 1.5 0.75 0.75 0 50
SSTL3 3.3 1.5 1.5 25 50
SSTL2 2.5 1.25 1.25 25 50
GTL - 0.8 1.2 0 50
GTL+ - 1.0 1.5 0 50
LVDS 2.5 - - 100 100
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Terminação Balanceada (LVDS)
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Roteamento de Sinais na FPGA
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Distribuição de Clock
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Retardo Zero com Delay Lock Loop (DLL)
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Modelo de Atrasos de Propagação
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Atrasos Internos (Modo Combinatório)
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FPGA de Alto Desempenho
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Roteamento de Alto Desempenho
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Interface Serial Gigabit (1 ~10 Gb/s)
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Ferramentas de Desenvolvimento para PLD's
Captura de Diagramas Esquemáticos (Interface Gráfica)
Linguagem de Descrição de Hardware (Texto)
Simuladores
ISP (In System Programming)
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Interface JTAG – Joint Test Action Group
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38
Tendências para Lógica Programável
Alta Complexidade ( > 1Milhão de Portas) Alta Velocidade (Clocks > 300 MHz) Integração de Macroblocos (RAM, PLL, DSP,
CPU, Multiplicadores, ALUs, etc.) Diversos Padrões de I/O (LVCMOS, GTL, LVDS,
etc.) Interfaces seriais (Gigabit, RocketIO, etc.) Programação por Setores Atualização Remota do Hardware
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Uso de Lógica Programável no Ciclo de Vida de um Projeto
Protótipo (PLD)
Cabeça de Série (PLD)
Série Piloto (PLD)
Pequenas Quantidades (PLD)
Médias Quantidades (PLD)
Grandes Quantidades (Custom LSI)