INSTITUTO FEDERAL DE EDUCAÇÃO, CIÊNCIA E...

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INSTITUTO FEDERAL DE EDUCAÇÃO, CIÊNCIA E TECNOLOGIA DE SANTA CATARINA CÂMPUS FLORIANÓPOLIS

DEPARTAMENTO ACADÊMICO DE ELETRÔNICA CURSO DE ENGENHARIA ELETRÔNICA

BÁRBARA COELHO

CONTROLE DIGITAL APLICADO EM RETIFICADORES ĆUK TRIFÁSICOS PARA CORREÇÃO DE FATOR DE POTÊNCIA

FLORIANÓPOLIS, MARÇO DE 2018.

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INSTITUTO FEDERAL DE EDUCAÇÃO, CIÊNCIA E TECNOLOGIA DE SANTA CATARINA CÂMPUS FLORIANÓPOLIS

DEPARTAMENTO ACADÊMICO DE ELETRÔNICA CURSO DE ENGENHARIA ELETRÔNICA

BÁRBARA COELHO

CONTROLE DIGITAL APLICADO EM RETIFICADORES ĆUK TRIFÁSICOS PARA CORREÇÃO DE FATOR DE POTÊNCIA

Trabalho de Conclusão de Curso submetido ao Instituto Federal de Educação, Ciência e Tecnologia de Santa Catarina como parte dos requisitos para obtenção do título de Engenheiro Eletrônico.

Orientador: Flábio Alberto Bardemaker Batista, Dr Eng.

FLORIANÓPOLIS, MARÇO DE 2018.

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AGRADECIMENTOS

Este é um momento no qual gostaria de agradecer algumas pessoas que

sempre estiveram ao meu lado, me estimulando e dando apoio para alcançar este

sonho. Em primeiro lugar, agradeço a Deus, que sempre me guiou.

Agradeço aos meus pais Salésio João Coelho e Marilene Verônica

Coelho e à minha irmã, Bruna Coelho, pelo amor e carinho incondicional. Por

estarem sempre ao meu lado dando o suporte necessário para conseguir concluir

mais uma etapa da minha vida.

Ao meu orientador Prof. Dr. Flábio Alberto Bardemaker Batista um

agradecimento por todos os momentos de aprendizagem, confiança e compreensão.

Seus ensinamentos farão parte da minha vida. Muito obrigada por acreditar em mim!

Ao Instituto Federal de Educação, Ciência e Tecnologia de Santa

Catarina e ao Departamento de Eletrônica pelo acolhimento como graduanda e

por possibilitarem o meu crescimento pessoal e profissional.

Aos professores do Curso de Engenharia Eletrônica, pelo

conhecimento e experiência compartilhados no decorrer da graduação.

Aos professores Dr. Joabel Moia e Dr. Mauro Tavares Peraça, membros

da Banca Examinadora, meu profundo agradecimento por terem aceitado o convite e

disponibilizado seu tempo para contribuir no aperfeiçoamento do meu trabalho.

Aos integrantes do Laboratório de Processamento Eletrônico de

Energia (LPEE), em especial ao meu colega João Antônio Cardoso, que contribuiu

no desenvolvimento do protótipo.

Aos meus colegas do Curso de Graduação, gostaria de agradecer pela

convivência, amizade, carinho e companheirismo. Essa caminhada foi mais

prazerosa com a companhia de vocês!

E a todos aqueles que torceram por mim e, de algum modo,

contribuíram para a realização deste estudo.

Muito obrigada!

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RESUMO

Este documento apresenta o dimensionamento e análise de duas topologias de retificadores Ćuk trifásicos operando no modo de condução contínua e atuando com correção no fator de potência (PFC). Tais topologias partem de variações das topologias monofásicas do conversor Ćuk, trabalhadas por Anderson (2016). Os conversores eletrônicos de energia são utilizados em grande parte dos equipamentos conectados à rede elétrica, por isso, estudos com a intenção de melhorar o desempenho destes equipamentos tornam-se foco na área de eletrônica de potência, em busca de uma melhor qualidade de energia, equipamentos que operam com alto fator de potência e baixo conteúdo harmônico tem sido desenvolvidos. Para as estruturas apresentadas neste trabalho, foi projetado um sistema de controle digital com duas malhas de controle. A modelagem e a metodologia de projeto dos controladores são apresentadas e os resultados simulados para uma tensão de entrada em cada fase de 127 V/ 60 Hz, potência de saída de 1000 W, frequência de comutação de 50k Hz e tensão de saída de 100 V. Palavras-chaves: Correção de fator de potência (PFC). Retificador Ćuk trifásico. Controle digital. Qualidade de energia. Eletrônica de Potência.

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ABSTRACT

This document presents the design and analysis of two topologies of three-phase Ćuk rectifiers operating in the continuous conduction mode and acting with power factor correction (PFC). These topologies are based on variations of single-phase Ćuk converter topologies worked by Anderson (2016). Electronic energy converters have been used in most of the equipment connected to the power grid, so studies with the intention of improving the performance of these equipments has been focus in the field of power electronics. In search of a better quality of energy, equipments that operates with high power factor and low harmonic content has been developed. For the structures presented in this work, a digital control system with two control loops was designed. The modeling and design methodology of the controllers are presented and the simulated results for an input voltage in each phase of 127 V / 60 Hz, output power of 1000 W, switching frequency of 50k Hz and output voltage of 100 V. Key-word: Power Factor Correction (PFC). Three-phase Ćuk Rectifiers. Digital Control. Power Quality. Power Electronics.

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LISTA DE FIGURAS

Figura 1 – Diagrama de blocos simplificado do sistema de controle.....................….17

Figura 2 – Retificador monofásico de onda completa com filtro capacitivo................23

Figura 3 – Tensão e corrente de entrada em um retificador com filtro capacitivo......24

Figura 4 – Conversor Ćuk……….............…….............……...................................….24

Figura 5 – Exemplo do sinal de comando da chave S...............................................25

Figura 6 – Etapas de operação do conversor Ćuk operando em CCM......................25

Figura 7 – Formas de ondas do conversor Ćuk operando em CCM..........................27

Figura 8 – Topologia simplificada do retificador Ćuk com PFC..................................28

Figura 9 – Control card com o processador TMS320F28335PGFA. .........................29

Figura 10 – Topologia 1 do retificador Ćuk trifásico...................................................30

Figura 11 – Topologia 2 do retificador Ćuk trifásico...................................................31

Figura 12 – Topologia monofásica do retificador Ćuk. ..............................................32

Figura 13 – Diagrama de blocos simplificado do sistema de controle.......................39

Figura 14 – Etapas de operação do conversor Ćuk CC-CC em CCM.......................41

Figura 15 – Resposta a perturbação na FT de corrente, no MATLAB e no PSIM,

respectivamente....................................................................................46

Figura 16 – Resposta a perturbação na FT de tensão, no MATLAB e no PSIM,

respectivamente....................................................................................47

Figura 17 – Filtro passa baixas..................................................................................47

Figura 18 – Resposta em frequência do filtro de corrente.........................................49

Figura 19 – Resposta em frequência do filtro de tensão............................................50

Figura 20 – Lugar das raízes da FT da planta de corrente........................................51

Figura 21 – Diagrama de bode do controlador de corrente com o controlador..........54

Figura 22 – Lugar das raízes da FT de corrente com o controlador..........................55

Figura 23 – Resposta ao degrau unitário para malha fechada de corrente...............56

Figura 24 – Resposta do sistema para uma entrada senoidal de 60 Hz....................57

Figura 25 – Diagrama de bode do controlador de tensão com o controlador............59

Figura 26 – Fluxograma simplificado do controle digital aplicado na simulação........60

Figura 27 - Fluxograma geral do firmware aplicado ao DSP......................................61

Figura 28 – Fluxograma dos comandos executados no ADC....................................64

Figura 29 – Esquemático da topologia 1 simulada.....................................................65

10

Figura 30 – Esquemático da topologia 2 simulada.....................................................67

Figura 31 – Correntes e tensões de entrada da topologia 1......................................71

Figura 32 – Correntes e tensões de entrada da topologia 2......................................71

Figura 33 – Corrente e tensão na chave da topologia 1............................................72

Figura 34 – Corrente e tensão nas chaves da topologia 2.........................................72

Figura 35 – Corrente e tensão no diodo de saída da topologia 1..............................73

Figura 36 – Corrente e tensão no diodo de saída da topologia 2..............................73

Figura 37 – Corrente no indutor de entrada e nos de saída da topologia 1...............74

Figura 38 – Corrente no indutor de entrada e nos de saída da topologia 2...............74

Figura 39 – Tensão nos capacitores de entrada e no de saída da topologia1..........75

Figura 40 – Tensão nos capacitores de entrada e no de saída da topologia 2.........75

Figura 41– FFT nas baixas frequências da topologia 1.............................................76

Figura 42 – FFT nas baixas frequências da topologia 2............................................76

Figura 43 – FFT nas altas frequências da topologia1................................................76

Figura 44 – FFT nas altas frequências da topologia 2...............................................77

Figura 45 – Teste da topologia 1 para circuito aberto após 0,52 s............................77

Figura 46 – Teste da topologia 2 para circuito aberto após 0,52 s............................78

Figura 47 – Teste da topologia 1 para uma redução de 50 %, após 0,6 s.................78

Figura 48 – Teste da topologia 2 para uma redução de 50 %, após 0,6 s.................79

Figura 49 – Placa de fontes auxiliares.......................................................................80

Figura 50 – Layout placa de controle e condicionamento de sinal.............................81

Figura 51 – Placa de controle e condicionamento de sinal........................................82

Figura 52– Esquemático configurável do conversor..................................................83

Figura 53 – Lado superior do layout da placa de potência........................................84

Figura 54 – Lado inferior do layout da placa de potência..........................................84

Figura 55 –Placa de potência montada......................................................................85

Figura 56 – Lado superior do layout do driver............................................................85

Figura 57 - Lado inferior do layout do driver..............................................................86

Figura 58 – Driver montado........................................................................................86

Figura 59 – Placa do circuito totem pole....................................................................87

Figura 60 – Retificador Ćuk monofásico, topologia 1.................................................88

Figura 61 – Teste do controle em CA-CC, malha de corrente...................................90

Figura 62 – Corrente de entrada, tensão chave e Diodo de saída, malha de

corrente...................................................................................................91

11

Figura 63 – Corrente no indutor Lo1 e tensão nas capacitâncias de saída...............92

Figura 64 – Dados obtidos via osciloscópio...............................................................93

Figura 65 – Esquema elétrico do transformador........................................................99

Figura 66 – Esquemático das fontes auxiliares........................................................100

Figura 67 – Circuito de detecção de passagem por zero da rede CA......................101

Figura 68 – Esquemático do drive de acionamento das chaves..............................101

Figura 69 – Esquemático do conversor de Potência................................................102

Figura 70 – Condicionamento do sinal do sensor de corrente.................................102

Figura 71 – Condicionamento do sinal do sensor de tensão...................................102

Figura 72 – Esquemático das conexões dos circuitos com o DSC

TMS320F28335.....................................................................................103

Figura 73 – Esquemático de simulação com controlador digital..............................104

Figura 74 – Esquemático de simulação com controlador analógico........................105

12

LISTA DE TABELAS

Tabela 1 – Especificações para o dimensionamento do retificador Ćuk....................32

Tabela 2 – Resultados teóricos obtidos para o retificador Ćuk monofásico. .............37

Tabela 3 – Relação de valores dos componentes da topologia monofásica com as

trifásicas..................................................................................................38

Tabela 4 – Especificações do conversor Ćuk monofásico CC...................................40

Tabela 5 – Valores dos componentes da topologia 1................................................66

Tabela 6 – Esforços nos componentes obtidos via simulação da topologia 1...........66

Tabela 7 – Esforços nos componentes obtidos via simulação da topologia 2...........68

Tabela 8 – Índices de desempenhos das topologias trifásicas..................................70

Tabela 9 – Componentes usados no retificador.........................................................83

Tabela 10 – Valores dos componentes da topologia 1..............................................89

Tabela 11 – Resultados obtidos na simulação da topologia 1...................................89

Tabela 12 – Resultados obtidos via software do analisador de potência..................91

Tabela 13 – Parâmetros de entrada para o cálculo do indutor de saída. ...............106

Tabela 14 – Parâmetros de entrada para o cálculo do indutor de entrada..............109

13

SUMÁRIO

1 INTRODUÇÃO ............................................................................................... 15

1.1 JUSTIFICATIVA .............................................................................................. 16

1.2 OBJETIVO GERAL ......................................................................................... 16

1.3 OBJETIVO ESPECÍFICO ................................................................................ 17

2 REVISÃO DA LITERATURA .......................................................................... 19

2.1 POTÊNCIA E ENERGIA ................................................................................. 19

2.1.1 Potência Ativa ............................................................................................... 20

2.1.2 Potência Reativa ........................................................................................... 20

2.1.3 Potência Aparente ........................................................................................ 21

2.1.4 Fator de Potência .......................................................................................... 21

2.2 TAXA DE DISTORÇÃO HARMÔNICA ............................................................ 21

2.3 RETIFICADORES NÃO-CONTROLADOS ..................................................... 22

2.4 CONVERSOR ĆUK CC-CC MONOFÁSICO ................................................... 24

2.5 RETIFICADORES COM CORREÇÃO NO FATOR DE POTÊNCIA ................ 28

2.6 PROCESSAMENTO DIGITAL DE SINAL ....................................................... 28

2.6.1 Sistema de controle digital aplicado em conversores estáticos .............. 29

2.6.2 Processador digital de sinais TMS320F28335 ............................................ 29

3 DIMENCIONAMENTO DO SISTEMA DE POTÊNCIA ................................... 30

4 MODELAGEM E PROJETO DE CONTROLE ................................................ 39

4.1 MODELAGEM DO CONVERSOR E OBTENSÃO DAS FUNÇÕES DE

TRANSFERÊNCIA ......................................................................................... 40

4.1.1 Primeira etapa de operação do conversor Ćuk (0, DTs) ............................ 41

4.1.2 Segunda etapa de operação do conversor Ćuk (DTs, Ts) ......................... 42

4.1.3 Funções de transferência usando equação de espaço em estados ........ 43

4.2 PROJETO DOS FILTROS DOS SINAIS AMOSTRADOS ............................... 47

4.2.1 Filtro passa baixas da amostra de corrente ............................................... 48

4.2.2 Filtro passa baixas da amostra de tensão .................................................. 49

4.3 PROJETO DOS CONTROLADORES DIGITAIS ............................................. 50

4.3.1 Projeto do controlador digital de corrente ................................................. 50

4.3.2 Projeto do controlador digital de tensão .................................................... 57

5 FIRMWARES DE APLICAÇÃO DO CONTROLE PROJETADO ................... 60

5.1 FIRMWARE DE CONTROLE NO SIMULADOR .............................................. 60

5.2 FIRMWARE DE CONTROLE APLICADO NO PROCESSADOR

TMS320F28335 .............................................................................................. 61

5.2.1 Configuração dos pinos de I/O, dos PWMs, dos timers e da frequência de

interrupção do ADC ...................................................................................... 62

5.2.2 Rotina de tratamento da interrupção do ADC ............................................ 63

6 ANÁLISE MEDIANTE SIMULAÇÃO .............................................................. 65

6.1 RETIFICADORES ĆUK TRIFÁSICO COM PFC OPERANDO EM CCM ......... 65

6.1.1 Topologia 1 .................................................................................................... 65

6.1.2 Topologia 2 .................................................................................................... 67

6.2 COMPARAÇÃO ENTRE AS TOPOLOGIAS ................................................... 69

6.3 FORMAS DE ONDA DAS TOPOLOGIAS ....................................................... 70

7 CONSTRUÇÃO DO HARDWARE E ANÁLISE DOS ENSAIOS

EXPERIMENTAIS .......................................................................................... 80

14

7.1 CONSTRUÇÃO DA PLACA DE FONTES AUXILIARES ................................. 80

7.2 CONSTRUÇÃO DA PLACA DE CONTROLE E CONDICIONAMENTO DE

SINAL ............................................................................................................. 81

7.3 CONSTRUÇÃO DA PLACA DE POTÊNCIA ................................................... 82

7.4 PLACA DO DRIVER DE ACIONAMENTO DO INTERRUPTOR ...................... 85

7.5 PLACA TOTEM POLE .................................................................................... 86

7.6 ENSAIOS DA TOPOLOGIA 1 COM O RETIFICADOR OPERANDO COM PFC

EM MALHA FECHADA ................................................................................... 87

7.6.1 Topologia 1 operando em malha fechada de corrente, simulação .......... 88

7.6.2 Topologia 1 operando em malha fechada de corrente, experimento ....... 89

8 CONCLUSÃO ................................................................................................. 94

REFERÊNCIAS ......................................................................................................... 95

APÊNDICES ............................................................................................................. 98

APÊNDICE A – DIAGRAMA ELÉTRICO DO SISTEMA .......................................... 99

APÊNDICE B – ESQUEMÁTICO DE SIMULAÇÃO COM CONTROLE DIGITAL . 104

APÊNDICE C – ESQUEMÁTICO DE SIMULAÇÃO COM CONTROLE ANALÓGICO

...................................................................................................................... 105

APÊNDICE D – PROJETO DOS INDUTORES ...................................................... 106

APÊNDICE E – BIBLIOTECA DO CONTROLE DIGITAL ...................................... 113

APÊNDICE F – LISTAGEM DO PROGRAMA DE SIMULAÇÃO ........................... 118

APÊNDICE G – PROGRAMA DE CÁCULO DOS CONTROLADORES DIGITAIS 121

ANEXO ................................................................................................................... 126

ANEXO A - SCRIPT PARA CÁLCULO DO MODELO CA DO CONVERSOR ĆUK

...................................................................................................................... 127

15

1 INTRODUÇÃO

Atualmente, circuitos retificadores com elevado fator de potência têm

recebido atenção por parte de engenheiros e pesquisadores da área de eletrônica

de potência, com o objetivo de melhorar o desempenho.

As fontes de alimentação chaveadas, por possuírem um alto rendimento,

peso e volume reduzido, são muito utilizadas. No entanto, em geral esses

conversores apresentam distorções nas correntes drenadas da rede e um baixo fator

de potência. Tendo como consequência, um aumento nas perdas nas redes de

distribuição e interferências eletromagnéticas, causando prejuízo a outros

equipamentos.

Esses conversores com baixo fator de potência, pelo fato de trabalharem

com retificadores com filtro capacitivo, não possuem correntes senoidais na entrada.

Por esse motivo, as primeiras harmônicas geradas no sinal de corrente na entrada

possuem uma amplitude alta.

Desse modo, existem estudos com a intenção de obter maneiras de tornar

o sinal da corrente de entrada o mais próximo possível de uma senóide e em fase

com a tensão de entrada, elevando o fator de potência da estrutura. Umas das

maneias encontradas, foi a técnica de correção ativa do fator de potência (PFC, do

inglês Power Factor Correction).

Nos retificadores com PFC que utilizam a modulação por largura de pulso

(PWM, do inglês Pulse Width Modulation), com o comando adequado dos

interruptores dos retificadores, consegue-se obter correntes de entrada praticamente

senoidais e em fase com as tensões de alimentação.

As topologias de retificadores Ćuk quando comparadas a retificadores do

tipo Boost, apresentam vantagens por operarem como abaixadoras ou elevadoras

de tensão podendo trabalharem como fontes de alimentação de estágio único com

um menor número de componentes e alto rendimento. Os retificadores Ćuk operam

com entrada em corrente, como no Boost, o que permite a aplicação de técnicas de

PFC com baixo esforço de filtragem, e saída com característica do tipo Buck em

fonte de corrente com níveis de tensão adequados que podem ser usados para o

carregamento de bancos de baterias.

Este trabalho tem como base o projeto de pesquisa “Estudo de

retificadores Ćuk trifásicos com elevado fator de potência”, aprovado pelo Edital

16

Universal 2016-2017 (Edital nº 02/2016/PROPPI) e desenvolvido no Laboratório de

Processamento Eletrônico de Energia (LPEE) por um grupo de pesquisa no qual a

autora deste documento fez parte. Nessa pesquisa buscou-se estudar diversas

características dos retificadores Ćuk trifásicos com PFC, como a modelagem e

projeto de controladores digitais, que são o foco principal deste Trabalho de

Conclusão de Curso (TCC).

Esse projeto contava com dois bolsistas, a autora desse trabalho ficou

com a parte do desenvolvimento do controle digital e a parte do desenvolvimento do

hardware os dois bolsistas trabalharam juntos.

1.1 JUSTIFICATIVA

Os retificadores convencionais, trazem na sua grande maioria distorções

nas correntes drenadas da rede e um baixo fator de potência. Como consequências

disso, surgem distorções nas tensões de alimentação, causando prejuízo a

qualidade de energia das redes de distribuição e interferências eletromagnéticas.

O retificador Ćuk, além de poder trabalhar como elevador e abaixador de

tensão, foi escolhido por se tratar de uma sequência do trabalho de Anderson

(2016), onde foram estudadas 9 topologias Ćuk monofásicas.

Estruturas trifásicas processam maiores potências, podem apresentar

menores esforços de tensão e corrente nos semicondutores e reduzem o tamanho

dos elementos de filtragem.

1.2 OBJETIVO GERAL

Neste trabalho, tem-se o objetivo de desenvolver um controle digital para

um retificador Ćuk trifásico, que opere com um elevado fator de potência. Desse

modo, serão projetadas duas malhas de controle.

A primeira malha é a de corrente, a qual é responsável por fazer a

corrente de entrada do retificador ter um comportamento muito próxima de uma onda

senoidal e em fase com a tensão de entrada. Por se tratar uma parte muito

importante do sistema, esta parte é o principal foco deste trabalho.

17

A segunda malha é a de tensão, ela possui como entrada a tensão de

saída do retificador. Tem como função alterar a corrente de referência da malha de

corrente de acordo com possíveis variações na carga.

Para o projeto do retificador trifásico foi escolhida uma tensão de entrada

em cada fase de 127 V eficaz, frequência de comutação de 50k Hz, tensão de saída

de 100 V, potência de saída de 1000 W e elevado fator de potência.

A Figura 1 apresenta o diagrama de blocos simplificado do sistema de

controle.

Figura 1 – Diagrama de blocos simplificado do sistema de controle.

Fonte: Batista, Peraça e Piva, 2016.

1.3 OBJETIVO ESPECÍFICO

Tendo como base o item 1.1, os objetivos específicos são:

a) Analisar as diferentes topologias Ćuk monofásicas estudadas por

Anderson (2016);

b) Dimensionar os componentes;

c) Tornar as topologias analisadas em trifásicas;

d) Identificar quais topologias funcionam como trifásicas, por meio de

simulações (Apêndice C);

e) Fazer o dimensionamento dos circuitos de comando, condicionamento

de sinal e afins;

f) Construir os hardwares;

g) Fazer a modelagem para obter as funções de transferência

e

dos retificadores propostos;

18

h) Projetar os controladores digitais da corrente de entrada e da tensão

de saída;

i) Analisar por meio de simulação os retificadores;

j) Analisar experimentalmente a malha de corrente.

19

2 REVISÃO DA LITERATURA

Este capítulo traz os conceitos fundamentais para o desenvolvimento

deste trabalho, apresentando a princípio teorias básicas como análise das potências

elétricas, até conceitos mais específicos, como, correção de fator de potência e

controle digital.

2.1 POTÊNCIA E ENERGIA

Segundo Hart (2012) a potência instantânea para a um determinado

dispositivo, pode ser calculada pela corrente que o circula e tensão aplicada nele,

base nisto tem-se a Equação 2.1:

(2.1)

Onde:

= Potência Instantânea [W].

= Corrente instantânea [A];

= Tensão instantânea [V];

A energia elétrica consumida em um determinado dispositivo é a integral

da sua potência instantânea num intervalo de tempo a , como mostra a

Equação 2.2.

(2.2)

Onde:

= Energia elétrica [J];

= Início do intervalo de tempo [s];

= Fim do intervalo de tempo [s].

20

2.1.1 Potência Ativa

A potência ativa (P), também conhecida como potência útil, efetiva, real

ou média, é uma grandeza que está relacionada ao trabalho efetivo realizado pela

carga. Ou seja, é a energia que de fato foi usada e convertida em trabalho.

Com o valor médio da potência instantânea é obtida a potência ativa,

como é demostrado na Equação 2.3.

(2.3)

Onde:

= Potência ativa [W];

= Período [s].

2.1.2 Potência Reativa

A potência reativa (Q) é a grandeza que circula os elementos do circuito,

no entanto não produz trabalho elétrico e retorna para a fonte de alimentação.

Elementos passivos como os indutores e capacitores, idealmente, não consomem a

potência ativa. Isso ocorre pelo fato de que a energia armazenada no campo

magnético do indutor e no campo elétrico do capacitor é retornada à fonte nos

instantes de descarga, por outro lado essa energia faz com que circule uma corrente

nos condutores. Outra característica desses elementos é que eles criam uma

defasagem entre a tensão e a corrente do circuito.

Para cargas lineares, a potência reativa pode ser obtida pela Equação

2.4.

(2.4)

Onde:

= Potência Reativa [VAr];

= Potência Aparente [VA].

21

2.1.3 Potência Aparente

Levando em consideração os conceitos apresentados anteriormente, há

uma energia que circula pelos condutores, no entanto, ela retorna a fonte de

alimentação. É preciso considerar essa energia, pois mesmo não gerando trabalho

útil, existe uma corrente circulando o circuito.

A potência aparente (S) é o produto da tensão eficaz e da corrente eficaz,

como mostra a Equação 2.5.

(2.5)

Onde:

= Tensão eficaz [V];

= Tensão eficaz [A].

2.1.4 Fator de Potência

O fator de potência (FP) de um sistema é determinado pela quantidade de

energia fornecida pela fonte que está sendo aproveitada pela carga. Ou seja, é a

potência ativa (P) dívida pela potência aparente (S), o qual é apresentado na

Equação 2.6.

(2.6)

Onde:

= Fator de Potência.

2.2 TAXA DE DISTORÇÃO HARMÔNICA

A THD (Total Harmonic Distortion), ou em português TDH (Taxa de

Distorção Harmônica) é definida como “a relação entre o valor RMS das

componentes harmônicas da corrente e a fundamental” (POMILIO, 2014). Para esse

22

caso, será dada prioridade para as distorções na forma de onda da corrente de

entrada, a qual é diretamente relacionada ao fator de potência em sistemas que não

são puramente senoidais. A Equação 2.7 apresenta o cálculo da THD.

(2.7)

Onde:

= Taxa de Distorção Harmônica;

= Corrente eficaz da fundamental [A];

= Corrente eficaz das harmônicas [A].

Nos sistemas que possuem tensão senoidal e corrente distorcida, existe

outra maneira de se obter o FP, o qual é mostrado na Equação 2.8.

(2.8)

Onde:

= Defasagem entre a tensão senoidal e a fundamental

(primeira harmônica de corrente) [°].

2.3 RETIFICADORES NÃO-CONTROLADOS

Atualmente, existe uma grande variedade de retificadores, os quais

podem ser monofásicos ou de mais fases, controlados ou não-controlados, com ou

sem filtros capacitivos, entre outros.

A Figura 2 apresenta um retificador monofásico não-controlado de onda

completa com filtro capacitivo. O retificador é não-controlado, pois os

semicondutores utilizados são diodos, com filtro capacitivo, pois ele possui um

23

capacitor em paralelo com a carga, e de onda completa, porque retifica o ciclo

positivo e negativo da tensão de entrada.

Figura 2 – Retificador monofásico de onda completa com filtro capacitivo.

Fonte: Autoria própria.

Para este retificador, quando a fonte Vi estiver no semiciclo positivo o

capacitor será carregado pela corrente que circula os diodos D1 e D4 e no semiciclo

negativo o capacitor será carregado pela corrente que circula os diodos D2 e D3. No

momento em que a fonte apresentar uma tensão superior a do capacitor, a mesma

irá fornecer uma corrente para carregá-lo, e quando a tensão da fonte for inferior, o

capacitor irá alimentar a carga, desse modo a corrente e a tensão pulsadas na carga

sejam reduzida, de acordo com o capacitor utilizado.

A corrente de entrada, para circuitos como esse não são senoidais, como

mostra a Figura 3. Eles apresentam uma frequência fundamental igual à da tensão,

no entanto também apresentam, quando a rede está equilibrada, um conteúdo

harmônico de ordem ímpar. Com esse tipo de comportamento, fatores como a THD

aumentam muito, diminuindo o fator de potência.

24

Figura 3 – Tensão e corrente de entrada em um retificador com filtro capacitivo.

Fonte: POMILIO, 2014

2.4 CONVERSOR ĆUK CC-CC MONOFÁSICO

Conversores CC-CC, segundo Hart (2012), são circuito que convertem

tensão CC para outros níveis de tensão CC regulada. Neste capítulo será abordada

as etapas de operação do conversor Ćuk CC-CC e analisado do ponto de vista

matemático.

O conversor Ćuk apresenta a tensão de saída com polaridade invertida da

de entrada e pode operar como abaixador e elevador de tensão. O seu circuito pode

ser visto na Figura 4.

Figura 4 – Conversor Ćuk.


O conversor Ćuk utiliza modulação de largura de pulso, mais conhecida

como PWM (Pulse-Wisth Modulation), podendo assim analisar o circuito, operando

em MCC (Modo de Condução Continua), em duas etapas de operação. A Figura 5

apresenta um exemplo do sinal de comando da chave S.

25

Figura 5 – Exemplo do sinal de comando da chave S.


A primeira etapa de operação do conversor Ćuk é chamada de “D”, a qual

é aplicada uma tensão positiva no comando da chave permitindo que ela conduza e

o segundo é chamado de “(1-D)”, que é complementar da primeira, nesta etapa é

aplicada uma tensão nula no comando da chave, não permitindo que ela conduza

corrente. Essas etapas podem ser analisadas na Figura 6.

Figura 6 – Etapas de operação do conversor Ćuk operando em CCM.


Na primeira etapa ( , ), a chave “S” está conduzindo e o diodo “Do”

boqueando. As correntes dos indutores passam pela chave, os indutores são

26

magnetizados, os capacitores são descarregados e a carga “Ro” é alimentada pela

energia armazenada no capacitor de saída “Co”.

Na segunda etapa ( , ), a chave “S” não está conduzindo e o diodo

“Do” conduz. A fonte “Vi” e os indutores fornecem energia para os capacitores, os

quais são carregados, e para a carga “Ro”.

O conversor Ćuk pode atuar como abaixador e elevador de tensão, desse

modo o ganho estático dele pode ser definido pela equação 2.9.

(2.9)

Onde:

= Tensão de saída [V];

= Tensão de entrada [V];

= Razão cíclica.

A principais formas de onda de corrente e de tensão do circuito podem ser

analisadas na Figura 7.

27

Figura 7 – Formas de ondas do conversor Ćuk operando em CCM.

Fonte: BRITTO, 2009.

Onde:

ILi = Corrente no indutor de entrada [A];

ILo = Corrente no indutor de saída [A];

VLi = Tensão no indutor de entrada [V];

VLo = Tensão no indutor de saída [V];

ICo = Corrente no capacitor de saída [A];

VCo = Tensão no capacitor de saída [V];

IS = Corrente na chave [A];

VS = Tensão na chave [V];

ID = Corrente no diodo [A];

VD = Tensão no diodo [V].

28

2.5 RETIFICADORES COM CORREÇÃO NO FATOR DE POTÊNCIA

Na sua forma mais básica essa estrutura é uma união de uma célula de

conversor CC-CC com um retificador de onda completa. Esses retificadores

apresentam um baixo fator de potência (FP) e uma alta taxa de distorção harmônica

(THD) na corrente de entrada.

No entanto, através de um controle na chave do conversor, pode-se

corrigir a forma de onda da corrente de entrada, fazendo com que a corrente possua

um formato senoidal e em fase com a tensão de entrada, tendo como consequência

um FP melhor e uma menor THD. A Figura 8 apresenta a topologia simplificada do

retificador Ćuk com correção de fator de potência.

Figura 8 – Topologia simplificada do retificador Ćuk com PFC.

Fonte: ANDERSON, 2016.

Para que o retificador funcione de maneira correta, a estrutura tem de

cumprir com as mesmas etapas de operação descritas para o conversor CC-CC

básicos.

2.6 PROCESSAMENTO DIGITAL DE SINAL

O Processamento Digital de Sinais (PDS), também conhecido como DSP

(do inglês, Digital Signal Processing) é um processo que manipula matematicamente

um sinal com o intuito de modificá-lo ou melhorá-lo. Atualmente, as técnicas de PDS

estão sendo cada vez mais utilizadas, isto porque a tecnologia dos DSP’s (Digital

Signal Processor) e microcontroladores estão avançando.

Este capítulo será mais focado nos sistemas de processamento digital de

sinais voltados a área de eletrônica de potência.

29

2.6.1 Sistema de controle digital aplicado em conversores estáticos

Comparado ao sistema de controle analógico, o controle digital apresenta

algumas vantagens, mas a principal é a facilidade de modificar o controle sem a

necessidade de alterar o hardware. Ele permite que as leis de controle possam ser

de maior complexidade, além disso, o processador usado para calcular as equações

projetadas, pode também monitorar as grandezas da planta.

2.6.2 Processador digital de sinais TMS320F28335

É um DSP (Digital Signal Processor), produzido pela Texas Instruments,

pertencente à família C2000. Esse processador é utilizado porque ele é dedicado a

geração de sinais de controle via PWM e por atender as especificações necessárias.

Pois tem a necessidade de fazer controle de pelo menos 6 interruptores, necessita

fazer a leitura de um sensor de tensão, 3 sensores de corrente, três entradas para a

leitura do sincronismo, uma saída para o controle do relé e o sistema tem de

conseguir trabalhar com uma frequência de pelo menos 50 kHz.

O processador tem como característica uma arquitetura de 32 bits,

operando a uma frequência de 150M Hz. Ele possui 12 pinos de i/o que podem ser

utilizados na geração de sinais PWM e 16 pinos de leitura para conversão A/D com

resolução de 12 bits com range de 0 a 3 V. A Figura 9 mostra o control card que

contém o TMS320F28335PGFA.

Figura 9 – Control card com o processador TMS320F28335PGFA.


30

3 DIMENCIONAMENTO DO SISTEMA DE POTÊNCIA

Com base nas nove topologias monofásicas do retificador Ćuk

apresentadas no trabalho de Anderson (2016), chegou-se a nove topologias

trifásicas, as quais, quando operando com o PFC, apenas duas apresentaram um

funcionamento adequado. As outras topologias apresentaram distorções na corrente

de entrada, enquanto que as formas de onda das topologias escolhidas

apresentaram uma corrente com uma forma semelhante à de uma senóide.

Para poder utilizar o mesmo controle digital de um retificador Ćuk

monofásico em cada uma das fases do retificador trifásico, optou-se por não utilizar

o neutro. Para esses casos, os pontos onde deveriam ter sido conectados o neutro

foram conectados entre si, como demostra as Figuras 10 e 11, as quais são as duas

topologias trifásicas que apresentaram os resultados desejados mencionadas

anteriormente.

Figura 10 – Topologia 1 do retificador Ćuk trifásico.


31

Figura 11 – Topologia 2 do retificador Ćuk trifásico.


As estruturas foram dimensionadas com o intuito de trabalhar no Modo de

Condução Continua (MCC) ou CCM (do inglês, Continuous Conduction Mode).

Devido a semelhança entre os conversores SEPIC e Ćuk, foi calculado o projeto do

retificador Ćuk monofásico de acordo com as equações de Costa (2015), referentes

ao retificador SEPIC.

Os valores obtidos dos componentes da topologia Ćuk monofásica, serão

replicados para cada uma das fases dos retificadores Ćuk trifásicos. Desse modo, as

equações referentes ao dimensionamento da topologia monofásica (Figura 12), com

um indutor de entrada, dois capacitores de entrada em série, um indutor e um

capacitor de saída operando por semiciclo. A Tabela 1 apresenta as especificações

para o dimensionamento do projeto monofásico.

32

Figura 12 – Topologia monofásica do retificador Ćuk.


Tabela 1 - Especificações para o dimensionamento do retificador Ćuk.

Parâmetro Valor Descrição

Po [W] 1000 Potência de saída

Pf [W] 333,3 Potência de saída de cada fase

Vi [Vrms] 127 Tensão de entrada

Vo [V] 100 Tensão de saída

fs [kHz] 50 Frequência de chaveamento

f [Hz] 60 Frequência da rede

∆VCi [%] 20 Ondulação percentual da tensão da capacitância de entrada

∆VCo [%] 5 Ondulação percentual da tensão de saída

∆ILi [%] 10 Ondulação percentual da corrente de entrada

∆ILo [%] 10 Ondulação percentual da corrente de saída

Thold [ms] 8 Hold-up time


A potência “Pf” é a potência gerada por cada uma das fases do retificador

trifásico, ela é um terço da potência total.

Como a tensão de entrada “ ” é uma senóide, é usada a Equação 3.1

para calcular a tensão de pico “ ”.

33

(3.1)

A corrente eficaz “ ” de entrada é obtida pela Equação 3.2.

(3.2)

A corrente de pico “ ” de entrada é obtida pela Equação 3.3.

(3.3)

Para o cálculo da carga “Ro” de uma fase, é usada a Equação 3.4.

(3.4)

A razão cíclica mínima “ ” para o comando da chave é dada pela

Equação 3.5 e a máxima “ ” será igual a 1.

(3.5)

O período “ ” é calculado pela Equação 3.6.

(3.6)

A corrente de pico no indutor de saída “ ”, não levando em conta a

ondulação, é obtida pela Equação 3.7.

(3.7)

34

A corrente máxima no indutor de saída “ ” é dada pela equação 3.8.

(3.8)

A corrente mínima no indutor de saída “ ” é dada pela equação 3.9.

(3.9)

A corrente média no indutor de entrada “ ” é definida a partir da

Equação 3.10.

(3.10)

A corrente de pico no indutor de entrada “ ” é definida a partir da

Equação 3.11, não levando em consideração a ondulação que pode haver na

mesma.

(3.11)

A corrente máxima no indutor de entrada “ ” é obtida a partir da

Equação 3.12.

(3.12)

A corrente mínima no indutor de entrada “ ” é dada a partir da

Equação 3.13.

(3.13)

O indutor de entrada “ ” pode ser calculado pela Equação 3.14.

35

(3.14)

O indutor de saída “ ” é dado pela Equação 3.15.

(3.15)

Os capacitores de entrada “ ” podem ser calculados pela Equação 3.16.

(3.16)

O capacitor de saída “ ” de uma fase é dado pela Equação 3.17

(3.17)

Outro método de se obter o capacitor de saída é através do HOLD-UP

Time, o qual é o tempo em que o capacitor consegue entregar a energia à carga,

mesmo com a potência fornecida pela fonte seja zero. O capacitor pode ser obtido

através da Equação 3.18.

(3.18)

A razão cíclica “ ”, a corrente do indutor de entrada “ ” e a

corrente do indutor de saída “ ” são grandezas que variam de acordo com o

ângulo de fase do sinal de entrada. As Equações usadas para se obter esses dados

são, respectivamente, 3.19, 3.20 e 3.21.

(3.19)

(3.20)

36

(3.21)

A corrente média no diodo de saída “ ” é dada pela Equação 3.22.

(3.22)

A corrente eficaz no diodo de saída “ ” é dada pela Equação 3.23.

(3.23)

A corrente média na chave “ ” é apresentada na Equação 3.9, porque

é a própria corrente média do indutor de entrada. E a corrente eficaz na chave “ ”

é apresentada na Equação 3.24.

(3.24)

37

A corrente média nos indutores do retificador “ ” é obtida a partir da

Equação 3.25.

(3.25)

A corrente eficaz nos diodos do retificador “ ” é dada pela Equação

3.26.

(3.26)

A Tabela 2 apresenta a lista dos valores obtidos mediante das equações

apresentadas neste capítulo.

Tabela 2 – Resultados teóricos obtidos para o retificador Ćuk monofásico.


[v] Tensão de pico na entrada

[A] Corrente eficaz de entrada

[A] Corrente de pico na entrada

[Ω] Resistor de carga do retificador monofásico

Razão cíclica mínima

Razão cíclica máxima

[s] Período da tensão de entrada

[A] Corrente de pico no indutor de saída

[A] Corrente máxima no indutor de saída

[A] Corrente mínima no indutor de saída

[A] Corrente média no indutor de entrada

[A] Corrente máxima no indutor de entrada

[A] Corrente média no indutor de entrada

[A] Corrente de pico no indutor de entrada

38

[mH] Indutância de entrada

[mH] Indutância de saída

[ F] Capacitância de entrada

[mF] Capacitância de saída do retificador monofásico

[A] Corrente média no diodo de saída

[A] Corrente eficaz no diodo de saída

[A] Corrente média na chave

[A] Corrente eficaz na chave

[A] Corrente média nos diodos retificadores

[A] Corrente eficaz nos diodos retificadores


A Tabela 3 apresenta a relação dos valores dimensionados dos

componentes monofásicos para as topologias trifásicas. As únicas alterações dos

componentes do retificador Ćuk monofásico para trifásico, são a carga, a

capacitância de saída e o indutor de saída o qual é separado em dois indutores em

série.

Tabela 3 – Relação de valores dos componentes da topologia monofásica com as trifásicas.

Trifásico Monofásico Valor

[mH] [mH]

[mH] [mH]

[ F] [ F]

[Ω] [Ω]

[mF] [mF]


39

4 MODELAGEM E PROJETO DE CONTROLE

Neste capítulo será modelado e projetado o controle digital para o

retificador Ćuk monofásico. Esse controle será utilizado para controlar cada uma das

fases do retificador Ćuk trifásico. O software usado para fazer o projeto do controle

foi o MATLAB e o código usado encontra-se no Apêndice G.

O sistema é composto por uma malha de corrente, a qual partindo de um

valor de pico pré-definido, faz com que o sistema siga a corrente de forma senoidal,

gerando assim uma tensão de saída não controlada. A malha de tensão monitora a

tensão de saída e gera um novo valor de referência, o qual alimenta a malha de

corrente, desse modo a tensão de saída irá respeitar os requisitos de projeto. A

malha de tensão é muito mais lenta do que a malha de corrente, desse modo pode-

se considerar apenas o ganho estático da malha de corrente no projeto do

controlador de tensão (PIVA, 2016). Analisando o diagrama de blocos do sistema na

Figura 13, pode-se calcular as funções de transferência e as malhas de controle do

sistema.

Figura 13– Diagrama de blocos simplificado do sistema de controle.

Fonte: Batista, Peraça e Piva, (2016).

40

4.1 MODELAGEM DO CONVERSOR E OBTENSÃO DAS FUNÇÕES DE

TRANSFERÊNCIA

Na modelagem foi usado como base as etapas de operação do conversor

Ćuk monofásico original, operando como conversor CC-CC, e depois, adaptando-se

ao retificador Ćuk operando como conversor CA-CC. Para isso, foram definidos os

parâmetros de cada fase para o conversor CC-CC equivalente. Estes parâmetros

são apesentados na Tabela 4.

Tabela 4 – Especificações do conversor Ćuk monofásico CC


[v] Tensão de pico na entrada

[v] Tensão de saída

[w] ,3 Potência de saída

[kHz] Frequência de chaveamento

[μs] Período do chaveamento

Duty cycle mínimo

[mH] Indutância de entrada

[mH] Indutância de saída

[ F] Capacitância de entrada

[mF] Capacitância de saída

[Ω] Resistor de carga

Fonte: Autoria Própria.

A partir desses valores, pode-se analisar as etapas de operação do

conversor Ćuk, descritas de modo detalhado no item 2.4 deste trabalho, e obter as

equações diferenciais que descrevem o comportamento do conversor.

Para entender as equações diferenciais obtidas a partir do circuito, a

Figura 14 mostra as etapas de operação do conversor Ćuk operando em CCM.

41

Figura 14 – Etapas de operação do conversor Ćuk CC-CC em CCM.


4.1.1 Primeira etapa de operação do conversor Ćuk (0, DTs)

Essa primeira etapa pode ser separada em duas malhas. Analisando a

malha de entrada, que é a de tensão do indutor “ ”, é obtida a equação 4.1. E na

segunda malha, é obtida a de tensão no indutor “ ”, na Equação 4.2. Analisando os

nós do circuito nessa etapa, são obtidas as correntes nos capacitores “ ” e “ ” de

acordo com as Equações 4.3 e 4.4, respectivamente.

(4.1)

(4.2)

(4.3)

) (4.4)

42

Com base nessas equações, pode-se montar as equações em espaço de

estados de acordo com o modelo geral empregado a metodologia do fator

(PACHECO, 2013 e ERICKSON, 1997), exposto nas Equações 4.5 e 4.6.

(4.5)

(4.6)

Onde:

= Vetor de estados;

= Vetor de entrada independentes;

= Vetor de variáveis de saída;

= Matriz de capacitâncias e indutâncias;

e = Matrizes com constantes de proporcionalidade.

Partindo dessas equações monta-se o modelo de espaço em estados

(Equações 4.7 e 4.8).

(4.7)

(4.8)

4.1.2 Segunda etapa de operação do conversor Ćuk (DTs, Ts)

Nessa segunda etapa são obtidas as equações 4.9, 4.10, 4.11 e 4.12.

(4.9)

(4.10)

43

(4.11)

(4.12)

Com isso é possível montar as equações em espaço de estados

(Equações 4.13 e 4.14).

(4.13)

(4.14)

Baseando-se nessas equações obtêm-se o modelo de espaço em

estados (Equações 4.15 e 4.16).

(4.15)

(4.16)

4.1.3 Funções de transferência usando equação de espaço em estados

Usando as equações obtidas anteriormente, é encontrado para cada

período de comutação, as matrizes médias. No conjunto de Equações 4.17 “ ” é a

razão cíclica, onde a etapa (0, DTs) é representada por “ ” e a etapa (DTs, Ts) por

“ )”.

(4.17)

44

Quando as entradas CC são aplicadas ao sistema, ou seja, e

, onde é igual a . O conversor opera em regime permanente quando

a derivada dos elementos são zero. Chegando a Equação 4.18.

(4.18)

Em regime permanente, tem sua solução apresentada na Equação 4.19.

(4.19)

Segundo (ERICKSON, 1997) tem-se a necessidade de se perturbar e

linearizar o sistema.

(4.20)

Com o modelo CC do conversor, aplica-se a metodologia apresentada em

(ERICKSON, 1997) para se obter o modelo CA de pequenos sinais. Assim, como a

matriz K não é singular e invertível, as equações são apresentadas nas Equações

4.21 e 4.22.

(4.21)

(4.22)

A Equação 4.23 apresenta a matriz linearizada .

45

(4.23)


(4.24)


(4.25)

A Equação 4.26, apresenta a matriz linearizada .

(4.26)

Com as matrizes linearizadas, é possível obter as funções de

transferência de acordo com a equação 4.27, retirada de Ogata (2003) e Pacheco

(2013).

(4.27)

Foi usado o software MATLAB para auxiliar na resolução das matrizes de

estado e a obtenção das funções de transferência do conversor. O script usado para

isto foi obtido de Pacheco (2013) e é apresentado no anexo A.

A Equação 4.28 apresenta a função de transferência no plano , que é a

relação da corrente de entrada com a razão cíclica aplicada .

(4.28)

46

A Equação 4.29 é a relação entre a tensão de saída e a corrente de

entrada .

(4.29)

Para verificar se as funções de transferências se comportam realmente

como a planta, foram-se aplicadas perturbações de mesma proporção nas funções

de transferência usando o MATLAB e no conversor por meio do software PSIM. A

Figura 15 apresenta um transitório na planta de corrente, podendo perceber um

comportamento semelhante entre a simulação do conversor e a função de

transferência. Ocorrendo o mesmo para a planta de tensão na Figura 16.

Figura 15 – Resposta a perturbação na FT de corrente, no MATLAB e no PSIM, respectivamente.


47

Figura 16 – Resposta a perturbação na FT de tensão, no MATLAB e no PSIM, respectivamente.


4.2 PROJETO DOS FILTROS DOS SINAIS AMOSTRADOS

Com o intuito de reduzir os ruídos causados pelo chaveamento do circuito

de potência nos sinais de tensão e corrente amostrados, projetou-se dois filtros

passa-baixa. O circuito utilizado é apresentado na Figura 17 e teve seus

componentes dimensionados com base em Batista (2006).

Figura 17 – Filtro passa baixas.

Fonte: Andrade (2015)

48

A Equação 4.30, apresenta a função de transferência deste filtro.

(4.30)

A Equação 4.31, apresenta o cálculo da frequência de corte do filtro.

(4.31)

4.2.1 Filtro passa baixas da amostra de corrente

Para se obter o valor dos componentes do filtro, define-se uma frequência

de corte que seja maior que a frequência de corte do controlador (5k Hz) e muito

menor que a de chaveamento do conversor (50k Hz), por isso foi escolhida a

frequência de 10k Hz e a resistência = 10k Ω. Para esses valores é obtido o

capacitor na Equação 4.32.

(4.32)

Ajustando esse valor para valores comerciais, é obtido o valor 1,5 nF,

chegando a uma frequência de 10,61k Hz, ou 66,67k rad/s. A Equação 4.33,

corresponde a função de transferência do filtro de corrente e a Figura 18 é a

resposta em frequência, a qual pode-se perceber a queda de -3 dB num ponto muito

próximo do desejado.

(4.33)

49

Figura 18 - Resposta em frequência do filtro de corrente.

Fonte: Autoria própria

4.2.2 Filtro passa baixas da amostra de tensão

Para se obter o valor dos componentes do filtro, define-se uma frequência

de corte que seja maior que a frequência de corte (15 Hz) do controlador e muito

menor que a de chaveamento do conversor (50k Hz), por isso, foi escolhida a

frequência de 5k Hz e a resistência = 10 kΩ. Para esses valores é obtido o

capacitor na Equação 4.34.

(4.34)

Ajustando esse valor para valores comerciais, é obtida o valor 3,3 nF,

chegando a uma frequência de 4,82k Hz, ou 30,30k rad/s. A Equação 4.35,

corresponde a função de transferência do filtro de corrente e a Figura 19 é a

resposta em frequência, a qual pode-se perceber a queda de -3 dB num ponto muito

próximo do desejado.

50

(4.35)

Figura 19 - Resposta em frequência do filtro de tensão.


4.3 PROJETO DOS CONTROLADORES DIGITAIS

4.3.1 Projeto do controlador digital de corrente

Foi projetado um controlador para a malha de corrente, sendo necessário

levar em consideração o filtro passa baixa utilizado na amostragem, desse modo,

para se obter a função de transferência de corrente, foi multiplicada a Equação 4.28,

que é o , pela função de transferência do filtro de corrente (Equação

4.33). Obtendo a Equação 4.36.

(4.36)

No entanto, como foi pretendido trabalhar com controle digital, foi

necessário discretizar a função de transferência , passando-a para o domínio

Z. Contudo, para que o processador usado conseguisse calcular, dentro de uma

51

interrupção, as equações de controle antes que uma nova interrupção seja

solicitada, definiu-se um período de amostragem ( ), o escolhido para este caso foi

40 μs, esse valor foi escolhido porque ele é a metade da frequência de chaveamento

( ), nessa frequência o processador consegue calcular as equações de

controle sem ser interrompido. A Equação 4.37, apresenta a função de transferência

da planta de corrente em z.

(4.37)

A Figura 20 apresenta o lugar das raízes para a função de transferência.

Figura 20 – Lugar das raízes da FT da planta de corrente.


Para projetar o controle, usou-se as funções de transferência com

transformada W (OGATA, 1995 e UNITRODE, 1984), para que isso ocorra a variável

é substituída por uma relação com . Essa relação é apresentada na Equação

4.38.

52

(4.38)

A Equação 4.39, apresenta o compensador escolhido para ser usado

nesse projeto, o qual apresenta dois polos e dois zeros.

(4.39)

No projeto do controle de corrente, foi escolhido como frequência de corte

um valor dez vezes menor que a frequência de comutação dos semicondutores ( ,

o qual é apresentado nas Equações 3.40 e 3.41.

(4.40)

(4.41)

Usando o diagrama de bode, foi dimensionado este compensador

analisando sua resposta em frequência. Desse modo, alocou-se um polo em uma

frequência maior que a frequência de corte do sistema, atenuando os sinais de alta

frequência. O outro posicionou-se na origem, garantindo erro nulo para entrada do

tipo degrau.

Os zeros aumentam a margem de fase e o ganho nas baixas frequências,

desse modo, eles foram alocados entre os polos da planta. Nas equações 4.42 a

4.47, são apresentadas as frequências do polo fora da origem e a dos zeros, onde

as frequências calculadas dos polos da planta são e .

(4.42)

(4.43)

(4.44)

(4.45)

53

(4.46)

(4.47)

Para corrigir as distorções nas frequências de corte, dos zeros e do polo

do controlador, que ocorrem quando a transformada foi realizada, são usadas as

Equações de 4.48 a 4.52. A frequência de amostragem é chamada de e o seu

período de .

(4.48)

(4.49)

(4.50)

(4.51)

(4.52)

O ganho do controlador é obtido pela Equação 4.53, com base na

frequência de corte que se pretende obter.

(4.53)

Calculando-se a margem de fase do controlador de corrente é obtido

80,78°. A função de transferência é retornada para o domínio Z, com o objetivo de

analisa-la via diagrama de bode. Utilizando a relação apresentada na Equação 4.38.

As Equações de 4.54 a 4.58, apresentam os cálculos e a Equações de 4.59,

apresenta a função de transferência do controlador de corrente.

(4.54)

54

(4.55)

(4.56)

(4.57)

(4.58)

(4.59)

O diagrama de bode para a função de transferência de malha aberta em

corrente é apresentado na Figura 21, podendo se notar que a margem de fase e a

frequência de corte apresentam valores bem próximos aos definidos para

controlador.

Figura 21 – Diagrama de bode FT de corrente com o controlador.


55

O lugar das raízes para a função de transferência de malha aberta em

corrente é apresentado na Figura 22.

Figura 22 – Lugar das raízes da FT de corrente com o controlador.


A função de transferência é convertida para uma equação recursiva, que

gere um sinal de saída de acordo com as amostras de entrada, com o objetivo de

poder aplicá-la ao processador digital de sinais. A Equação 4.60, apresenta a

equação recursiva do controlador.

(4.60)

A Equação 4.61 apresenta a função de transferência de malha fechada

para o controle de corrente onde a resposta a um degrau unitário é apresentada na

Figura 23.

(4.61)

56

Figura 23 – Resposta ao degrau unitário para malha fechada de corrente.


Analisando a Figura 23, mesmo que a entrada característica do conversor

na prática não seja um degrau, pode se tirar algumas conclusões. Para uma

variação abrupta de referência, o sistema consegue, em menos de 1 ms, estabilizar-

se, ou seja, para uma variação mais suave como uma senóide de um período de

16,6 ms, o comportamento do sistema será satisfatório.

Para uma variação brusca de referência, o sistema não apresenta erro de

regime permanente, ou seja, em uma variação de corrente de referência, o sistema

irá buscar esse valor sem apresentar erro.

Com o objetivo de obter um ponto de operação semelhante ao que se

espera ter na prática, na função de transferência de malha fechada de corrente, foi

aplicado uma entrada em senóide com a frequência de 60 Hz, utilizando a função

lsim do software MATLAB. Na Figura 24, percebe-se que o sinal de saída,

representado pelos asteriscos, acompanha o sinal de entrada, representado pela

linha contínua.

57

Figura 24 – Resposta do sistema para uma entrada senoidal de 60 Hz.


4.3.2 Projeto do controlador digital de tensão

Usando os mesmos métodos para calcular a malha de corrente, foi

calculada a malha de tensão, no entanto, o controlador escolhido foi um proporcional

integral (PI), o qual possui uma ordem menor, mostrado na Equação 4.62.

(TOMASELI, 2001), (OGATA, 1995) e (BUSO e MATTAVELLI, 2006).

(4.62)

A Equação 4.63, apresenta a função de transferência da planta de tensão

no domínio Z. Foi usada a Equação 4.38, já usada anteriormente, para transformá-la

para o domínio .

(4.63)

A frequência de amostragem ( ) do controlador de tensão foi definida

como a mesma da rede ( ), gerando um período de amostragem ( ) de

.

Definindo a frequência de corte do controlador para 4 vezes menor do que

a frequência da rede, é obtido ou . Esse valor foi

58

escolhido por ser menor que a de amostragem da malha de tensão e por apresentar

uma boa resposta dinâmica nas análises por simulação.

As Equações 4.64 e 4.65, apresentam a frequência do zero do

controlador PI.

(4.64)

(4.65)

Usando os mesmos métodos das Equações 4.50, 4.51 e 4.52, para

conseguir as frequências corrigidas. A frequência de corte corrigida ficou em

e a frequência do zero corrigida em .

O ganho do controlador de tensão para a frequência de corte calculada,

tem de ser , usando o modelo apresentado anteriormente na Equação

4.53.

A Equação 4.66, apresenta a função de transferência do controlador de

tensão de volta ao domínio Z.

(4.66)

Calculando-se a margem de fase do controlador é obtido 50,11°. Com o

objetivo de verificar se o controlador apresenta os valores de frequência de corte e

margem de fase calculados, usou-se uma análise da função de transferência de

malha aberta via diagrama de bode, apresentado na Figura 25.

59

Figura 25 – Diagrama de bode FT de tensão com o controlador.


A Equação 4.67, apresenta a equação recursiva do controlador de tensão,

de modo que ela possa ser implementada no processador digital de sinais.

(4.67)

60

5 FIRMWARES DE APLICAÇÃO DO CONTROLE PROJETADO

5.1 FIRMWARE DE CONTROLE NO SIMULADOR

O software de simulação PSIM possibilita que seja inserido na simulação

um bloco de programação em C. Podendo assim validar as equações recursivas de

controle projetadas.

O funcionamento deste bloco consiste basicamente em fazer a leitura dos

parâmetros desejados e executar a ação de controle em um período “T” de

amostragem, simulando uma interrupção. Onde quando ocorre a interrupção são

lidas as correntes de entrada de cada uma das fases do retificador em seguida. A

Figura 26 apresenta o fluxograma simplificado do controlador programado em

linguagem C no PSIM.

Figura 26 – Fluxograma simplificado do controle digital aplicado na simulação.


61

5.2 FIRMWARE DE CONTROLE APLICADO NO PROCESSADOR

TMS320F28335

Os blocos de programação usados nos simuladores, não é preciso

configurar os ADCs (conversores analógico-digitais), PWMs, timers e pinos de I/O.

Diferente do firmware aplicado ao DSP, TMS320F28335, que necessita dessas

configurações. As quais serão apresentados de maneira detalhada nos subitens

abaixo, a Figura 27 apresenta o fluxograma geral do programa no DSP.

Figura 27 – Fluxograma geral do firmware aplicado ao DSP.

Fonte: Andrade (2015).

62

5.2.1 Configuração dos pinos de I/O, dos PWMs, dos timers e da frequência de

interrupção do ADC

Para o comando das chaves, foram definidos como pinos de saída o

GPIO00 e o GPIO01, os quais são, respectivamente, o Epwm1A e Epwm2A. Para

isso, os bits GPIO00 e GPIO02 do registrador GPAMUX1 foram igualados a 1.

Para se usar os botões 1, 2 e 3 da placa de condicionamento, os bits

GPIO26, GPIO16 e GPIO20 do registrador GPADIR, foram igualados a zero, para

funcionarem como entrada. O GPIO26 é referente ao botão 1, o GPIO16 ao botão 2

e o GPIO20 ao botão 3. O botão 1 é utilizado para incrementar 1% no Iref, o botão 2

é usado para decrementar 1% no Iref e o botão 3 é usado para desligar ou ligar o

relé da placa de potência.

Com o objetivo de comandar o pino do relé, o bit GPIO87 do registrador

GPCDIR, foi igualado a um. Para configurar os leds como saída, o bit GPIO48 do

registrador GPBDIR, que equivale ao led 1 da placa, é igualado a um, o bit GPIO86

do registrador GPCDIR, que equivale ao led 2 da placa, é igualado a um e o bit

GPIO15 do registrador GPADIR, que equivale ao led 3 da placa, é igualado a um. O

led 1 é usado para sinalizar se o botão 1 foi pressionado, o led 2 é usado para

sinalizar se o botão 2 foi pressionado e o led 3 para sinalizar se o botão do relé foi

pressionado.

Para configurar o pino do circuito de sincronismo como entrada, o bit

GPIO33 do registrados GPADIR foi igualado a zero.

Os timers 1 e 2, responsáveis pelos PWMs, foram configurados para

trabalhar no modo up-down. O bit responsável por esta configuração é o CTRMODE,

que foi atribuído valor 2, ele é encontrado no registrador TBCTL. Nesse modo, é

usada a Equação 5.1 para a contagem que o timer atingir a determinada frequência.

Este valor precisa ser atribuído ao registrador TBPRD, responsável por definir a

contagem máxima do timer.

(5.1)

Para este caso, deseja-se uma frequência de 50 kHz, ou seja, os timers 1

e 2 precisam contar até 1500 unidades. O timer 0 responsável pela frequência da

63

interrupção do ADC, tem sua interrupção do ADC ocorrendo a uma frequência de

25k Hz.

5.2.2 Rotina de tratamento da interrupção do ADC

A rotina do ADC é onde as equações de controle são executadas.

Inicialmente são adquiridos os valores de corrente de entrada e de tensão de saída,

em seguida os limites de tensão e corrente são verificados.

Após a verificação dos erros, se o relé não estiver ativado, as variáveis do

controle e o PWM são zerados e caso o contrário, é executado o controle. Nessa

parte do código é verificado se o índice da tabela passou do limite, se sim, ele fixa o

índice no último elemento da tabela da senóide. Em seguida, as variáveis de

controle têm seus valores fixados para que não ocorra nenhuma alteração durante o

cálculo, após assa etapa são feitos os cálculos do controle.

Após a execução do controle é verificado se o botão 1 ou o botão 2 foram

pressionados, se o 1 tiver sido pressionado é verificado o limite máximo da corrente

de referência e se a corrente estiver dentro dos limites, a corrente é incrementada.

Caso o botão 2 tiver sido pressionado, é verificado o limite mínimo da corrente de

referência e se a corrente estiver respeitando os limites, a corrente é decrementada.

É verificado se a variável “U”, o valor obtido pela equação recursiva do

controlador de corrente, está dentro dos limites e o valor do duty cycle é atualizado.

O botão do relé é verificado, se for pressionado ele desliga a placa de potência e se

não ele segue o código normalmente. E por fim é verificado que aconteceu algum

erro, esses erros seriam uma corrente de entrada maior que o limite estabelecido ou

uma tensão superior à estabelecida no código, dependendo da quantidade de erros

o sistema é desligado.

O fluxograma dos itens descritos acima, estão localizados na Figura 28.

Onde apenas apresenta o sistema atuando e malha de corrente. Para inserir a

malha de tensão no sistema, a única diferença é que o Iref é alterado pela equação

de controle de tensão de saída, a qual gera uma referência de corrente de acordo

com a variação da carga.

64

Figura 28 – Fluxograma dos comandos executados no ADC.


65

6 ANÁLISE MEDIANTE SIMULAÇÃO

Com o objetivo de verificar quais são os esforços dos componentes das

topologias do retificador de potência utilizado, foi usado um controlador digital e os

resultados adquiridos via o software de simulação PSIM. No apêndice B, são

apresentados os esquemáticos de simulação.

6.1 RETIFICADORES ĆUK TRIFÁSICO COM PFC OPERANDO EM CCM

6.1.1 Topologia 1

O esquemático da topologia 1 do retificador Ćuk trifásico com PFC é

apresentado na Figura 29.

Figura 29 – Esquemático da topologia 1 simulada.


Os valores dos componentes, obtidos anteriormente no item 3, são

usados para a simulação da topologia 1. Esses valores são apresentados na Tabela

5 e os parâmetros usados são os mesmos da Tabela 1.

66

Tabela 5 – Valores dos componentes da topologia 1.

Parâmetros Valor Descrição

[mH] Indutâncias de entrada

[mH] Indutâncias de saída

[μF] Capacitâncias de entrada

[mF] Capacitâncias de saída


Fonte: Autoria própria

Os esforços nos componentes no modo de condução contínua obtidos via

simulação no PSIM, estão apresentados na Tabela 6.

Tabela 6 – Esforços nos componentes obtidos via simulação da topologia 1.


[v] 4,0169 Corrente pico nos Diodos Retificadores

[A] 1,2039 Corrente média nos Diodos Retificadores

[A] 1,8855 Corrente eficaz nos Diodos Retificadores

[V] 338,08 Tensão de pico nos Diodos Retificadores

[A] 12,3550 Corrente pico na Chave S

[A] 2,0877 Corrente média na Chave S

[A] 3,9816 Corrente eficaz na Chave S

[V] 342,60 Tensão de pico na Chave S

[A] 12,5029 Corrente pico no Diodo Do

[A] 3,5057 Corrente média no Diodo Do

[A] 5,5200 Corrente eficaz no Diodo Do

[V] 328,00 Tensão de pico no Diodo Do

[A] 4,0170 Corrente máxima no indutor Li

[A] 8,5766 Corrente máxima no indutor Lo1

67


[A] 263,73 Tensão máxima no capacitor Ci1


[A] 128,20 Tensão eficaz no capacitor Ci1


[A] 100,02 Tensão máxima no capacitor Cf

[A] 999,91 Tensão eficaz no capacitor Cf

THD [%] 4,39 Taxa de distorção harmônica

FP 0,9978 Fator de potência


6.1.2 Topologia 2

O esquemático da topologia 2 do retificador Ćuk trifásico com PFC é

apresentado na Figura 30.

Figura 30 – Esquemático da topologia 2 simulada.


68

Os valores dos componentes usados para a simulação da topologia 2,

são os mesmos apresentados na Tabela 5.

Os esforços nos componentes no modo de condução contínua obtidos via

simulação no PSIM, estão apresentados na Tabela 7.

Tabela 7 – Esforços nos componentes obtidos via simulação da topologia 2.


[v] 4,1747 Corrente pico nos Diodos Retificadores

[A] 1,2177 Corrente média nos Diodos Retificadores

[A] 1,9151 Corrente eficaz nos Diodos Retificadores

[V] 342,53 Tensão de pico nos Diodos Retificadores

[A] 13,005 Corrente pico na Chave S1

[A] 0,9506 Corrente média na Chave S1

[A] 3,6491 Corrente eficaz na Chave S1

[V] 342,67 Tensão de pico na Chave S1

[A] 12,576 Corrente pico na Chave S2

[A] 1,0745 Corrente média na Chave S2

[A] 3,7739 Corrente eficaz na Chave S2

[V] 337,12 Tensão de pico na Chave S2

[A] 12,831 Corrente pico no Diodo Do

[A] 3,6984 Corrente média no Diodo Do

[A] 5,6515 Corrente eficaz no Diodo Do

[V] 324,71 Tensão de pico no Diodo Do

[A] 4,1008 Corrente máxima no indutor Li






69


[A] 100,18 Tensão máxima no capacitor Cf

[A] 100,01 Tensão eficaz no capacitor Cf

THD [%] 4,68 Taxa de distorção harmônica

FP 0,9963 Fator de potência


6.2 COMPARAÇÃO ENTRE AS TOPOLOGIAS

Alguns parâmetros do sistema foram calculados com o objetivo de fazer

uma análise comparativa entre as duas topologias. Dentre esses parâmetros estão

os índices de desempenho (KOLAR e ERTL, 1999), os quais dão valores a três

fatores que envolvem os semicondutores usados no retificador.

Os primeiros fatores a serem calculados são os de utilização dos

interruptores e dos diodos, apresentados respectivamente nas equações 6.01 e

6.02. Quanto maior o valor desses fatores, menor é a potência comutada pelos

semicondutores.

(6.01)

(6.02)

Outros fatores a serem calculados são os de perdas por condução nos

interruptores e nos diodos, que são apresentados, respectivamente, nas equações

6.03 e 6.04.

Esses fatores indicam a eficiência, quanto maior o seu valor, menor a

eficiência da estrutura.

(6.03)

(6.04)

70

Por fim, é calculado o fator de perda por comutação nos interruptores,

apresentado na Equação 6.05.

Por ser um fator de perda, quanto maior o seu valor menor é a sua

eficiência.

(6.05)

A Tabela 8 apresenta os índices de desempenho das topologias. Onde a

duas topologias apresentaram resultados semelhantes. Os únicos fatores que

tiveram um distanciamento considerável entre os resultados são os fatores de

utilização dos interruptores, o qual a topologia 1 apresentou um resultado melhor, e

o de perdas por condução, neste caso a topologia 2 apresentou o melhor resultado.

Dificultando, assim, escolher qual é a melhor topologia.

Tabela 8 – Índices de desempenhos das topologias trifásicas.

Topologias

1 0,0844 0,0290 0,690 2,641 2,536

2 0,0425 0,0320 0,673 2,141 2,453


6.3 FORMAS DE ONDA DAS TOPOLOGIAS

Os resultados foram obtidos por meio de simulação via PSIM e o

esquemático usado é apresentado no Apêndice B. Para manter a figuras mais

limpas serão analisadas apenas as formas de onda de uma fase do retificador, a

única diferença entre as fases é o deslocamento de -120° e 120°.

As Figuras 31 e 32 apresentam as correntes de entrada e abaixo as

tensões de entradas, respectivamente, da topologia 1 e 2. Percebe-se que as

correntes de entrada estão com uma forma semelhante à de uma senóide e estão

em fase com suas respectivas tensões de entrada.

71

Figura 31 – Correntes e tensões de entrada da topologia 1.


Figura 32 – Correntes e tensões de entrada da topologia 2.


A Figura 33 apresenta as formas e onda da corrente e da tensão no

interruptor da topologia 1 e a Figura 34 apresenta as formas de onda da corrente e

da tensão nos interruptores da topologia 2.

72

Figura 33 – Corrente e tensão na chave da topologia 1.


Figura 34 – Corrente e tensão nas chaves da topologia 2.


A Figura 35 apresenta a corrente e a tensão no diodo de saída da

topologia 1 e a Figura 36 apresenta a corrente e a tensão no diodo de saída da

topologia 2.

73

Figura 35 – Corrente e tensão no diodo de saída da topologia 1.


Figura 36 – Corrente e tensão no diodo de saída da topologia 2.


As Figura 37 e 38 apresentam a corrente no indutor de entrada e nos

indutores de saída da topologia 1 e 2, respectivamente.

74

Figura 37 – Corrente no indutor de entrada e nos de saída da topologia 1.


Figura 38 – Corrente no indutor de entrada e nos de saída da topologia 2.


Ao analisar a corrente do indutor de entrada, pode-se notar sua forma

praticamente senoidal, diferente da corrente fornecida aos retificadores sem PFC.

Nas Figura 39 e 40 são apresentadas as tensões nos capacitores de

entrada e saída da topologia 1 e 2, respectivamente.

75

Figura 39 – Tensão nos capacitores de entrada e no de saída da topologia1.


Figura 40 – Tensão nos capacitores de entrada e no de saída da topologia 2.


As Figuras 41 e 42 apresentam a FFT da corrente de entrada dos

retificadores em uma frequência próxima à da rede e as Figuras 43 e 44 apresentam

a FFT em uma frequência próxima a de chaveamento.

76

Figura 41– FFT nas baixas frequências da topologia1.


Figura 42 – FFT nas baixas frequências da topologia 2.


Figura 43 – FFT nas altas frequências da topologia1.


77

Figura 44 – FFT nas altas frequências da topologia 2.


As Figuras 45 e 46 apresentam, respectivamente, os testes do controle da

topologia 1 e 2, onde se tem uma carga de 10 Ω na saída do retificador e num

instante 0,52 segundo a carga é retirado, assim a corrente Iref é decrementado até

zero estabilizando a tensão Vo.

Figura 45 – Teste da topologia 1 para circuito aberto após 0,52 s.


78

Figura 46 – Teste da topologia 2 para circuito aberto após 0,52 s.


Outro teste, foi a redução de 50 % da carga após 0,6 segundos. As

Figuras 47 e 48 apresentam, respectivamente, os testes nas topologias 1 e 2. Como

se pode analisar pelas figuras abaixo, quando a carga é reduzida para a metade a

tensão de saída cai e em seguida as correntes de entrada tem suas amplitudes

aumentadas com o intuito de compensar a queda da carga, conseguindo voltar a ter

uma tensão Vo igual a 100 V novamente.

Figura 47 – Teste da topologia 1 para uma redução de 50 %, após 0,6 s.


79

Figura 48 – Teste da topologia 2 para uma redução de 50 %, após 0,6 s.


80

7 CONSTRUÇÃO DO HARDWARE E ANÁLISE DOS ENSAIOS

EXPERIMENTAIS

7.1 CONSTRUÇÃO DA PLACA DE FONTES AUXILIARES

A placa das fontes auxiliares foi desenvolvida pela autora desse trabalho.

Ela foi feita para alimentar a placa de condicionamento de sinais, os circuitos totem

pole e as placas de potência. Ela é composta basicamente por reguladores lineares

de tensão. Cada uma das saídas possuem uma função específica. Uma saída de +5

V e uma de +/- 15 V são usadas para alimentar a placa de condicionamento de

sinais. Três saídas de +15 V alimentam três circuitos totem pole. Como serão

utilizadas três placas de retificadores monofásicos, para cada fase do retificador

trifásico, terão três saídas de +5 V e mais três saídas de +/- 12 V. O esquemático é

apresentado no apêndice A e a placa montada é apresentada na Figura 49.

Figura 49 – Placa de fontes auxiliares.


81

7.2 CONSTRUÇÃO DA PLACA DE CONTROLE E CONDICIONAMENTO DE

SINAL

A placa possui a mesma base da utilizada por LAUREANO (2016) e foi

adaptada para fazer parte deste conversor. Nesta placa se encontra o processador

digital de sinais utilizado para o controle do conversor. A placa é usada para tratar os

sinais de tensão e corrente do conversor, esses dados são tratados por meio dos

filtros passa baixas apresentados no item 4.2, estágios de ganho, offset e

grampeadores que impedem que o nível de tensão que chega ao ADC do

processador seja maior que 3 V, esquemático no Apêndice A.

Ela também possui três botões, um usado para ligar e desligar o relé das

placas de potência e os outros dois usados para incrementar e decrementar o Iref

(corrente de referência) durantes os testes da malha de tensão. Possui seis saídas

de PWM usadas para controlar as chaves do conversor, seis entradas de ADC,

usadas para a leitura dos parâmetros de corrente de entrada e tensão de saída, três

estradas de sincronismo, usado para zerar a tabela da senóide, e uma saída para o

controle do relé.

A Figura 50 apresenta o layout da placa de condicionamento de sinal e a

Figura 51 apresenta a placa de controle montada. Os esquemáticos dos circuitos

adaptados, são apresentados no apêndice A.

Figura 50 – Layout placa de controle e condicionamento de sinal.

Fonte: Laureano (2016).

82

Figura 51 – Placa de controle e condicionamento de sinal.


7.3 CONSTRUÇÃO DA PLACA DE POTÊNCIA

Na construção do protótipo, buscou-se montar três placas monofásicas e

colocar as saídas delas em paralelo. E também buscou-se encontrar uma forma de

possibilitar a montagem das duas topologias na mesma placa, chegando no

esquemático apresentado na Figura 52.

83

Figura 52– Esquemático configurável do conversor.


A Tabela 9 apresenta os componentes utilizados para a construção da

placa de potência.

Tabela 9 – Componentes usados no retificador.

Descrição Topologias 1 e 2

Sensor de Corrente LTS 25-NP

Diodos Di1, Di2, Di3

e Di4

1N5408 – 1000 V (pico) / 3 A (média)

Indutor Li1 Indutância: 3,46 mH

Número de espiras: 160

Fio condutor: 2x20 AWG

Núcleo: APH46P60

Chaves S1 e S2 SPW47N60C3 – 650 V (pico) / 30 A (rms)

Capacitores Ci1 e

Ci2

2x1 μF / 400 V

Diodo Do MUR860 – 600 V (pico) / 8 A (média)

Indutores Lo1 e Lo2 Indutância: 964 μH

Número de espiras: 87

Fio condutor: 2x23 AWG

Núcleo: E-42/20

Capacitor Co 6x470 μF / 250 V

Carga Ro Reostato 30 Ω / 750 W (monofásico) ou

10 Ω / 2250 W (trifásico)

Sensor de tensão LV 20-P


S1

S2

84

A placa de potência possui além do conversor, duas entradas para os

drivers para o acionamento das chaves, um circuito com sensor de tensão, um

circuito com sensor de corrente, um transformador de 127 Vrms para o sincronismo,

um relé para ligar e desligar o conversor de potência, um fusível e um varistor como

circuito de proteção. A Figura 53 e 54 apresentam o layout da placa, vista superior e

inferior, respectivamente. A Figura 55 apresenta a placa montada.

Figura 45 – Lado superior do layout da placa de potência.


Figura 46 – Lado inferior do layout da placa de potência.


85

Figura 55 –Placa de potência montada.


7.4 PLACA DO DRIVER DE ACIONAMENTO DO INTERRUPTOR

A placa do driver (Gate Driver C1.0, INEP - 2012), foi adaptada para este

conversor, pois o circuito original usa uma entrada de PWM de 0 até +3.3 V

enquanto que a usada para esse projeto é de 0 até +15 V. Ela é responsável por

adaptar os níveis de tensão e corrente da saída da placa de condicionamento de

sinais, com o intuito de fornecer o necessário para comandar o interruptor. A tensão

de saída PWM do driver é de –5 V até +15 V. A Figura 56 e 57 apresentam o layout

do driver, vista superior e inferior, respectivamente. A Figura 58 apresenta o driver

montado.

Figura 56 – Lado superior do layout do driver.


86

Figura 57 - Lado inferior do layout do driver.


Figura 58 – Driver montado.


7.5 PLACA TOTEM POLE

Nos testes CC-CC do retificador, percebeu-se que com o aumento da

tensão, o indutor de entrada produzir um ruído e ao analisar a placa do conversor foi

notado que a placa de condicionamento de sinais não conseguia fornecer corrente

suficiente ao driver. Desse modo, foi utilizado o circuito totem pole para fornecer a

corrente necessária. A Figura 59 apresenta a placa montada.

87

Figura 59– Placa do circuito totem pole.


7.6 ENSAIOS DA TOPOLOGIA 1 COM O RETIFICADOR OPERANDO COM PFC

EM MALHA FECHADA

Para os testes do sistema, inicialmente foi feito um teste CC-CC, onde se

foram validados os funcionamentos dos sensores, corrente e tensão, e da placa do

conversor. Nesse teste foi mantido um duty cycle fixo de 50 % e a tensão de entrada

variando de 0 até 100 V. Inicialmente o sistema não apresentava um bom

funcionamento, pois a partir de 70 V o indutor começava a produzir um ruído e o

PWM do driver ficava muito ruidoso.

Com o objetivo de resolver esse problema, foram feitos diversos projetos

de indutores, os quais foram a alteração do entreferro, alteração do diâmetro do fio

usado e alteração de núcleo. No entanto, nenhum deles resolveu completamente o

problema. Em seguida, foi analisado o PWM gerado pelo driver, o qual funcionava

muito bem até 70 V. Após avaliar a saída do Driver, foi analisado o sinal PWM de

entrada. Para isso foi montado um circuito com o CI 555, para substituir a saída

PWM gerada pela placa de condicionamento, na frequência de 50k Hz e duty cycle

de 50 %. Com isso o indutor parou de produzir ruído e o conversor passou a

funcionar corretamente.

Ao analisar a saída do PWM da placa de condicionamento, notou-se que

ela não conseguia fornecer corrente o suficiente ao driver. Para corrigir esse

88

problema, foi desenvolvido o circuito totem pole, o qual consegue fornecer a corrente

necessária ao conversor.

Em seguida, com o objetivo de validar a malha de corrente, foi aplicada

uma tensão de entrada contínua de 100 V e a corrente de referência (Iref) poderia

ser alterada de 0 até 100 % da corrente máxima calculada para a corrente de

entrada, por meio dos botões 1 e 2. Com um Iref baixo o sistema funcionava, no

entanto, ao aumentar a potência ele começa a oscilar. Para corrigir esse problema,

segundo Pomilio (2016), pela forma de onda obtida a capacitância de entrada estava

abaixo do seu valor. Desse modo os valores do Capacitor de entrada usados foram

alterados para 4 μF. Com isso e o controle adaptado para essa capacitância, a

oscilação na corrente de entrada reduziu.

7.6.1 Topologia 1 operando em malha fechada de corrente, simulação

Para se fazer uma melhor analise dos resultados experimentais do

retificador monofásico com apenas a malha de corrente, foram adquiridos os dados

por meio de simulação da topologia 1 monofásica (Figura 60).

Figura 60– Retificador Ćuk monofásico, topologia 1.

Vin

Li

Lo1Ci1

Do CoS1

Dr1

Dr3 Dr4

Dr2

Lo2Ci2

Ro


Os parâmetros usados são os mesmos da tabela 1 no item 3 e os valores

dos componentes são apresentados na tabela 10. A Tabela 11 apresenta os dados

obtidos por meio da simulação,

89

Tabela 10 – Valores dos componentes da topologia 1.

Parâmetros Valor Descrição

[mH] Indutâncias de entrada

[mH] Indutâncias de saída

[μF] Capacitâncias de entrada

[mF] Capacitâncias de saída


Tabela 11 – Resultados obtidos na simulação da topologia 1.


[v] Tensão máxima da entrada

[A] Corrente máxima no indutor de saída

[A] Corrente máxima no indutor de entrada

[A] Corrente eficaz no indutor de entrada

[A] Tensão máxima no diodo de saída

[A] Tensão máxima na chave

[A] Tensão máxima no capacitor de entrada 1

[A] Tensão máxima no capacitor de entrada 2

THD [%] Taxa de distorção harmônica

FP Fator de potência


7.6.2 Topologia 1 operando em malha fechada de corrente, experimento

Após validar os parâmetros mencionados anteriormente, foram iniciados

os testes em CA-CC na placa monofásica. Para isso foi usado um varivolt com uma

tensão fixa de, aproximadamente, 127 Vrms, uma capacitância de saída de 2,8 mF e

uma carga de 30 Ω. Nessa etapa não foi utilizada a malha de tensão, apenas a de

corrente, com um Iref alterada via botão 1 e 2.

Na Figura 61, no canal 1 tem-se a tensão de saída, canal 2 é a corrente

no Indutor de entrada, canal 3 é a tensão de entrada e o canal 4 apresenta o sinal

de sincronismo. Para este caso tem-se uma tensão de entrada de 121,5 Vrms e Iref

90

de 100%. Comparando a corrente eficaz e máxima da entrada obtidas via

osciloscópio, respectivamente, 2,656 A e 3,817 A, com os valores simulados no item

7.6.1, tem-se, respectivamente, 2,6366 A e 3,8885 A. Observasse que os valores

ficaram muitos próximos.

Figura 61 – Teste do controle em CA-CC, malha de corrente.


Além do osciloscópio, também foi utilizada o analisador de potência

PA1000. Possibilitando analisar a THD da corrente de entrada, sendo que para esse

experimento ela ficou em 5,2176 % e o fator de potência ficou em 0,9808.

Comparando esses valores com os valores simulados no item 7.6.1, percebe-se que

não há muita diferença, pois, o FP simulado foi de 0,9981 e a THD de 4,74 %. A

Tabela 12 abaixo apresenta as médias dos resultados obtidos pelo software do

analisador de potência.

91

Tabela 12 – Média dos resultados obtidos com Iref de 100 %, via software do analisador de potência.

Fr [Hz] Vi_ef [V] Iin_ef [A] Pin [W] FP Vin_THD[%] Iin_THD[%]

59,9733 126,7597 2,6557 330,177 0,9808 3,2421 5,2176 Fonte: Autoria própria.

A Figura 62 apresenta no canal 2 as formas de onda da corrente de

entrada, no canal 1 tensão entre o dreno e source da chave e no canal 4 a tensão

aplicada no diodo de saída. Comparando as tensões máximas na chave e no diodo

de saída obtidas pelo osciloscópio, respectivamente, 309,2 V e 305,8 V, com a

simulação do item 7.6.1, onde é 303,38 V e é 297,06 V. Novamente

os valores obtidos são bem próximo dos simulados.

Figura 62 – Corrente de entrada, tensão chave e Diodo de saída, malha de corrente


A Figura 63 traz as formas de onda de corrente no indutor Lo2 e as

tensões nos capacitores Ci1 e Ci2. Comparando as tensões máximas nos

capacitores 1 e 2 de entrada, obtidos via osciloscópio, respectivamente, 138,9 V e

92

139,0 V, com a simulação do item 7.6.1, onde é 151,69 V e é

151,69 V.

Figura 63 – Corrente no indutor Lo1 e tensão nas capacitâncias de saída.


A Figura 64 apresenta alguns dados mostrados pelo osciloscópio. Onde

em azul tem-se a corrente de entrada e em lilás a tensão de entrada. O fator de

potência apresentado pelo osciloscópio é de 0,9765, valor próximo do que foi obtido

via analisador de potência.

93

Figura 64 – Dados obtidos via osciloscópio.


94

8 CONCLUSÃO

O trabalho apresenta o estudo inicial de retificadores Ćuk trifásicos com

elevado fator de potência. Nele foi apresentado a metodologia e o projeto de

controladores digitais para os retificadores propostos e em seguida obtidos os

resultados das simulações e os experimentais.

Com base nos objetivos propostos no início deste trabalho, foi concluído

que uma boa parte das propostas foram realizadas. Pois comparando os resultados,

calculados, simulados e experimentais, obteve-se valores muito similares.

Foi testada a placa de potência monofásica com a topologia 1, usando

apenas a malha de corrente, pois com o tempo que se teve para desenvolver o

sistema, não foi possível fazer muitos testes experimentais. No entanto, teve-se

sucesso ao fazer o retificador monofásico funcionar com apenas a malha de

corrente, com isso pode-se analisar os dados experimentais com os simulados, os

quais foram bem similares, desse modo pode-se concluir que o controle de corrente

funciona. Não foi conseguido implementar a malha de tensão, mas com base nos

testes feitos nas simulações no item 6.3, percebe-se que o controle da tensão de

saída funciona.

Foi feito um estudo das duas topologias trifásicas mediante simulação,

onde os parâmetros de tensões de capacitores, as correntes nos indutores e os

esforços nos semicondutores (chaves e diodos), permitindo os cálculos dos índices

de desempenho.

Com o correto funcionamento das topologias no simulador, foi feito um

estudo do processador TMS320F28335, para conseguir implementar as equações

recursivas que regem o comportamento dos controladores. Os timers, conversores

A/D, PWMs, entre outros foram configurados, para o sistema fazer as leituras e

executar as ações de comando da maneira desejada.

Os resultados de simulação para os retificadores trifásicos, onde verificou-

se que os retificadores estudados apresentam elevado fator de potência, reduzida

taxa de distorção harmônica das correntes de entrada e controle da tensão de saída.

Como continuidade do trabalho, deve-se implementar experimentalmente

a malha de tensão, devem ser feitos os testes experimentais da topologia 2 e após

esses testes, implementar o controle para os conversores trifásicos e validar o

funcionamento deles experimentalmente.

95

REFERÊNCIAS

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98

APÊNDICES

99

APÊNDICE A – DIAGRAMA ELÉTRICO DO SISTEMA

Neste tópico são apresentados o diagrama elétrico completo.

Figura 65– Esquema elétrico do transformador.


100

Figura 66 – Esquemático das fontes auxiliares.


101

Figura 67 – Circuito de detecção de passagem por zero da rede CA.


Figura 68 – Esquemático do drive de acionamento das chaves.


102

Figura 69 – Esquemático do conversor de Potência.


Figura 70 – Condicionamento do sinal do sensor de corrente.


Figura 71 – Condicionamento do sinal do sensor de tensão.


103

Figura 72 – Esquemático das conexões dos circuitos com o DSC TMS320F28335.


104

APÊNDICE B – ESQUEMÁTICO DE SIMULAÇÃO COM CONTROLE DIGITAL

Figura 73 – Esquemático de simulação com controlador digital.


105

APÊNDICE C – ESQUEMÁTICO DE SIMULAÇÃO COM CONTROLE ANALÓGICO

Figura 74 – Esquemático de simulação com controlador analógico.


106

APÊNDICE D – PROJETO DOS INDUTORES

Para o projeto dos indutores, foram usadas as equações apresentadas

em Barbi, Fonte e Alves (2002).

A. CÁLCULO DOS INDUTORES DE SAÍDA

Os parâmetros definidos para o projeto dos indutores de saída do

conversor, são apresentados na Tabela 13.

Tabela 13 – Parâmetros de entrada para o cálculo do indutor de saída.

Parâmetros Valores

Indutâncias 964,5 μH

Frequência de chaveamento 50 kHz

Corrente de pico 7,5945 A

Corrente eficaz 3,8616 A

Variação da corrente no indutor 1,4154 A

Fator de enrolamento 0,7

Densidade de corrente 450 A/cm2

Densidade de fluxo magnético 0,35 T

Permeabilidade do vácuo


- Escolha do núcleo:

O é obtido a partir do produto de (área transversal do núcleo) e

(área da janela). Apresentado na Equação D1.

(D1)

Para escolher o núcleo foi usado o , que deve possuir um núcleo

maior que o valor obtido pela equação D1. E o núcleo escolhido foi o E-42/20, pois

possui de 2,84.

- Número de espiras:

Para obter o número de espiras foi usada a Equação D2.

107

(D2)

- Entreferro:

A altura do entreferro é obtida a partir da Equação D3.

(D3)

- Perdas no núcleo:

Os coeficientes Kh (perdas no núcleo por histerese) e Ke (perdas por

correntes parasitas), são iguais a . O volume do núcleo E42/20 (Vn) é de 23,30

.

A variação de densidade de fluxo magnético é obtida a partir da Equação

D4 e a do cálculo das perdas no núcleo na Equação D5.

(D4)

(D5)

- Profundidade de penetração e diâmetro do fio.

A Equação D6, apresenta a profundidade de penetração e a Equação D7,

apresenta o maior diâmetro do fio que pode ser usado.

(D6)

(D7)

O condutor escolhido foi o 23 AWG, o qual possui área de cobre (Acu) de

0,002582 , área de isolamento (S22) de 0,003221 e resistividade (p22) de

0,000668 Ω/cm.

108

- Escolha da seção dos condutores.

Para poder utilizar o condutor 23 AWG, é necessário calcular o número de

fios em paralelo. A Equação D8, é o cálculo da seção necessária de condutores

(Sc).

(D8)

E a Equação D9, apresenta o cálculo dos fios em paralelo.

(D9)

− Resistência dos fios:

A Equação D10 apresenta o cálculo da resistência dos fios, com base no

comprimento do núcleo E42/20, de 10,5 cm.

(D10)

- Perdas:

As Equações D11 e D12 apresentam, respectivamente, as perdas no

cobre e as perdas totais.

(D11)

(D12)

- Temperatura

A equação D13 e D14 apresentam, respectivamente, a resistência térmica

do elemento magnético e a elevação de temperatura no elemento magnético.

(D13)

109

(D14)

- Fator de ocupação:

A Equação D15 apresenta o cálculo de Aw necessário para acomodar os

condutores, sendo que para o núcleo E42/20 o Aw é 1,57 .

(D15)

O fator de ocupação é dado pela Equação D16.

(D16)

B. CÁLCULO DO INDUTOR DE ENTRADA

Os parâmetros definidos para o projeto do indutor de entrada, são

apresentados na Tabela 14.

Tabela 14 – Parâmetros de entrada para o cálculo do indutor de entrada.

Parâmetros Valores

Indutâncias 3,465 mH

Frequência de chaveamento 50 kHz

Corrente de pico 3,9424 A

Corrente eficaz 2,6407A

Variação da corrente no indutor A

Fator de enrolamento 0,7

Densidade de corrente 450 A/cm2

Densidade de fluxo magnético 0,35 T

Permeabilidade do vácuo


110

- Escolha do núcleo:

O é obtido a partir do produto de (área transversal do núcleo) e

(área da janela). Apresentado na Equação D17.

(D17)

Para escolher o núcleo foi usado o , que deve possuir um núcleo

maior que o valor obtido pela equação D1. E o núcleo escolhido foi o E-42/20, pois

possui de 2,84.

- Número de espiras:

Para obter o número de espiras foi usada a Equação D18.

(D18)

- Entreferro:

A altura do entreferro é obtida a partir da Equação D19.

(D19)

- Perdas no núcleo:

Os coeficientes Kh (perdas no núcleo por histerese) e Ke (perdas por

correntes parasitas), são iguais a . O volume do núcleo E42/20 (Vn) é de 23,30

.

A variação de densidade de fluxo magnético é obtida a partir da Equação

D20 e a do cálculo das perdas no núcleo na Equação D21.

(D20)

(D21)

111

- Profundidade de penetração e diâmetro do fio.

A Equação D22, apresenta a profundidade de penetração e a Equação

D23, apresenta o maior diâmetro do fio que pode ser usado.

(D22)

(D23)

O condutor escolhido foi o 22 AWG, o qual possui área de cobre (Acu) de

0,002582 , área de isolamento (S22) de 0,003221 e resistividade (p22) de

0,000668 Ω/cm.

- Escolha da seção dos condutores.

Para poder utilizar o condutor 23 AWG, é necessário calcular o número de

fios em paralelo. A Equação D24, é o cálculo da seção necessária de condutores

(Sc).

(D24)

E a Equação D25, apresenta o cálculo dos fios em paralelo.

(D25)

− Resistência dos fios:

A Equação D26 apresenta o cálculo da resistência dos fios, com base no

comprimento do núcleo E42/20, de 10,5 cm.

(D26)

- Perdas:

112

As Equações D27 e D28 apresentam, respectivamente, as perdas no

cobre e as perdas totais.

(D27)

(D28)

- Temperatura

A equação D29 e D30 apresentam, respectivamente, a resistência térmica

do elemento magnético e a elevação de temperatura no elemento magnético.

(D29)

(D30)

- Fator de ocupação:

A Equação D31 apresenta o cálculo de Aw necessário para acomodar os

condutores, sendo que para o núcleo E42/20 o Aw é 1,57 .

(D31)

O fator de ocupação é dado pela Equação D32.

(D32)

113

APÊNDICE E – BIBLIOTECA DO CONTROLE DIGITAL

A função ctrl_loop() é chamada pela interrupção do ADC, na frequência

de 25 kHz.

#include "my_ctrl.h" // Para freq. de 25 kHz -> 417 volatile float32 sinal_modulante[418] = 0.000000, 0.015079, 0.030155, 0.045224, 0.060282, 0.075327, 0.090354, 0.105362, 0.120345, 0.135301, 0.150226, 0.165116, 0.179970, 0.194782, 0.209550, 0.224271, 0.238940, 0.253555, 0.268113, 0.282609, 0.297042, 0.311406, 0.325700, 0.339920, 0.354063, 0.368125, 0.382103, 0.395994, 0.409796, 0.423504, 0.437116, 0.450628, 0.464038, 0.477343, 0.490539, 0.503623, 0.516593, 0.529446, 0.542178, 0.554786, 0.567269, 0.579623, 0.591844, 0.603932, 0.615882, 0.627691, 0.639358, 0.650880, 0.662254, 0.673477, 0.684547, 0.695461, 0.706218, 0.716813, 0.727246, 0.737513, 0.747613, 0.757542, 0.767299, 0.776882, 0.786288, 0.795516, 0.804562, 0.813426, 0.822104, 0.830596, 0.838899, 0.847011, 0.854930, 0.862655, 0.870184, 0.877515, 0.884646, 0.891576, 0.898304, 0.904827, 0.911145, 0.917255, 0.923157, 0.928848, 0.934329, 0.939597, 0.944652, 0.949491, 0.954115, 0.958522, 0.962711, 0.966681, 0.970431, 0.973960, 0.977268, 0.980354, 0.983217, 0.985856, 0.988271, 0.990461, 0.992427, 0.994166, 0.995679, 0.996966, 0.998027, 0.998860, 0.999466, 0.999845, 0.999997, 0.999921, 0.999618, 0.999087, 0.998330, 0.997345, 0.996134, 0.994696, 0.993031, 0.991142, 0.989026, 0.986686, 0.984121, 0.981333, 0.978321, 0.975087, 0.971632, 0.967955, 0.964058, 0.959942, 0.955608, 0.951057, 0.946289, 0.941306, 0.936109, 0.930699, 0.925077, 0.919245, 0.913204, 0.906956, 0.900501, 0.893841, 0.886979, 0.879914, 0.872649, 0.865186, 0.857527, 0.849672, 0.841624, 0.833385, 0.824956, 0.816339, 0.807537, 0.798551, 0.789384, 0.780037, 0.770513, 0.760814, 0.750942, 0.740898, 0.730687, 0.720309, 0.709767, 0.699065, 0.688203, 0.677184, 0.666012, 0.654688, 0.643215, 0.631596, 0.619834, 0.607930, 0.595889, 0.583711, 0.571401, 0.558961, 0.546394, 0.533703, 0.520890, 0.507959, 0.494913, 0.481754, 0.468485, 0.455110, 0.441631, 0.428052, 0.414376, 0.400605, 0.386743, 0.372793, 0.358759, 0.344643, 0.330449, 0.316179, 0.301837, 0.287427, 0.272952, 0.258414, 0.243818, 0.229166, 0.214463, 0.199710, 0.184912, 0.170072, 0.155193, 0.140279, 0.125333, 0.110359, 0.095359, 0.080338, 0.065299, 0.050244, 0.035179, 0.020105, 0.005027, 0.010053, 0.025130, 0.040202, 0.055264, 0.070314, 0.085347, 0.100362, 0.115353, 0.130319, 0.145254, 0.160157, 0.175023, 0.189849, 0.204633, 0.219369, 0.234056, 0.248690, 0.263267, 0.277784, 0.292238, 0.306626, 0.320944, 0.335188, 0.349357, 0.363446, 0.377453, 0.391374, 0.405205, 0.418945, 0.432589, 0.446135, 0.459580, 0.472920, 0.486152, 0.499274, 0.512283, 0.525175, 0.537947, 0.550597, 0.563122, 0.575519, 0.587785, 0.599918, 0.611914, 0.623770, 0.635485, 0.647056, 0.658479, 0.669753, 0.680874, 0.691841, 0.702650, 0.713299, 0.723787, 0.734109, 0.744265, 0.754251, 0.764066, 0.773708, 0.783173, 0.792460, 0.801567, 0.810492, 0.819232, 0.827786, 0.836152, 0.844328, 0.852312, 0.860102, 0.867696, 0.875093, 0.882291, 0.889289, 0.896084, 0.902675, 0.909062, 0.915241, 0.921213, 0.926974, 0.932526, 0.937865, 0.942991, 0.947902, 0.952598, 0.957077, 0.961339, 0.965382, 0.969205, 0.972808, 0.976190, 0.979350, 0.982287, 0.985001, 0.987491, 0.989756, 0.991797, 0.993611, 0.995200, 0.996563, 0.997699, 0.998608, 0.999289, 0.999744, 0.999972, 0.999972, 0.999744, 0.999289, 0.998608, 0.997699, 0.996563, 0.995200, 0.993611, 0.991797, 0.989756, 0.987491, 0.985001, 0.982287, 0.979350, 0.976190, 0.972808, 0.969205, 0.965382, 0.961339, 0.957077, 0.952598, 0.947902, 0.942991, 0.937865, 0.932526, 0.926974, 0.921213, 0.915241, 0.909062, 0.902675, 0.896084, 0.889289, 0.882291, 0.875093, 0.867696, 0.860102, 0.852312, 0.844328, 0.836152, 0.827786, 0.819232, 0.810492, 0.801567, 0.792460, 0.783173, 0.773708, 0.764066, 0.754251, 0.744265, 0.734109, 0.723787, 0.713299, 0.702650, 0.691841, 0.680874, 0.669753, 0.658479, 0.647056, 0.635485, 0.623770, 0.611914, 0.599918, 0.587785, 0.575519, 0.563122, 0.550597, 0.537947,

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0.525175, 0.512283, 0.499274, 0.486152, 0.472920, 0.459580, 0.446135, 0.432589, 0.418945, 0.405205, 0.391374, 0.377453, 0.363446, 0.349357, 0.335188, 0.320944, 0.306626, 0.292238, 0.277784, 0.263267, 0.248690, 0.234056, 0.219369, 0.204633, 0.189849, 0.175023, 0.160157, 0.145254, 0.130319, 0.115353, 0.100362, 0.085347, 0.070314, 0.055264, 0.040202, 0.025130, 0.010053; volatile Uint32 dt = 0; volatile Uint32 index_sinal_modulante = 0; volatile Uint32 Calcula_dt = 1; volatile Uint32 ciclos = 0; volatile Uint32 fim_tabela = 0; volatile float32 Iin1 = 0.0f; volatile float32 Iin2 = 0.0f; volatile float32 Iin3 = 0.0f; volatile float32 Vout = 0.0f; volatile float32 Iin1_max = 0.0f; volatile float32 Iin2_max = 0.0f; volatile float32 Iin3_max = 0.0f; volatile float32 Vout_max = 0.0f; // Malha de corrente volatile float32 Iref = 0.0f; const float32 Iref_max = 3.708135f; // Limita em 100% const float32 Iref_passo = 0.003708f; // Passo da rampa que limita variacoes bruscas em 0,1% volatile float32 Iref_final = 0.0f; // Começa em 0% const float32 Iref_final_passo = 0.037081f; // Passo do botao em 1% volatile float32 SF[3]; volatile float32 Erro[3]; volatile float32 U[3]; volatile float32 Ref[3]; /** * @brief chamado pela interrupção do epwm1, executado em 25Khz */ void ctrl_loop(void) check_running_current(); check_running_voltage(); if(is_running()) // TAKES 2.4us algo_ctrl(); check_buttons(); // rampa para limitar variacoes bruscas no Iref if(ciclos >= 10) // a cada 10 ciclos da rede iref_ramp_limit(); else reset_ctrl_vars(); reset_dt(); float32 dt_f = U[0];

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if (dt_f >= 1.0f) dt_f = 1.0f; else if(dt_f < 0.0) dt_f = 0; dt = dt_f * EPwm1Regs.TBPRD; epwm1_set_dt(dt); check_relay(); check_errors(); /** * @brief rampa para limitar variacoes bruscas no Iref */ void iref_ramp_limit(void) static float32 Iref_final_erro = 0.3; // Variacao em rampa if(Iref < Iref_final) Iref += Iref_passo; else if(Iref > Iref_final) Iref -= Iref_passo; if(abs(Iref -Iref_final) < Iref_final_erro) Iref = Iref_final; // Protecao dos limites maximos e minimos if(Iref < 0) Iref = 0; else if(Iref > Iref_max) Iref = Iref_max; ciclos = 0; /** * @brief algorithm control */ inline void algo_ctrl(void) static float32 Vout_fixo, Iin1_fixo, Iref_fixo; static Uint32 index; // Quando index_sinal_modulante chegar ao fim da tabela ele para de somar if(index_sinal_modulante >= 418) index_sinal_modulante = 417; fim_tabela++; #ifdef TESTE_CC ciclos++; // Ele deve somar toda vez que fecha um ciclo da tabela #endif index = index_sinal_modulante++; Vout_fixo = Vout; Iin1_fixo = Iin1; Iref_fixo = Iref; #ifdef TESTE_CC Ref[0] = Iref_fixo; #else Ref[0] = Iref_fixo * sinal_modulante[index]; #endif SF[0] = (0.023141)*Ref[2] - (-1.695756)*SF[1] - (0.718897)*SF[2]; Ref[2] = Ref[1];

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Ref[1] = Ref[0]; SF[2] = SF[1]; SF[1] = SF[0]; Erro[0] = SF[0] -Iin1_fixo; U[0] = (0.465607)*Erro[0] + (-0.789555)*Erro[1] + (0.334723)*Erro[2] - (-0.841616)*U[1] - (-0.158384)*U[2]; Erro[2] = Erro[1]; Erro[1] = Erro[0]; U[2] = U[1]; U[1] = U[0];

/** * @brief */ float32 get_dt(void) return U[0]; /** * @brief */ void reset_dt(void) dt = 0; epwm1_set_dt(dt); /** * @brief */ inline void reset_ctrl_vars(void) U[0] = U[1] = U[2] = 0; Erro[0] = Erro[1] = Erro[2] = 0; Ref[0] = Ref[1] = Ref[2] = 0; SF[0] = SF[1] = SF[2] = 0; Iref = Iref_final = 0; /** * @brief Alteram o Iref * Os botões tem ação apenas 1 vez a cada clique. */ inline void check_buttons(void) static Uint16 b1 = 0, b2 = 0; if (!botao1 & !b1) if(Iref_final < Iref_max) Iref_final = Iref_final + Iref_final_passo; else Iref_final = Iref_max; b1 = 1; led2_set();

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else if(botao1) b1 = 0; led2_clear(); if (!botao2 & !b2) if(Iref_final > 0) Iref_final = Iref_final - Iref_final_passo; else Iref_final = 0; b2 = 1; led3_set(); else if(botao1) b2 = 0; led3_clear(); /** * @brief */ inline void check_relay(void) static Uint32 b3 = 0; if (!botao3 & !b3) if(is_standby()) // turn system on set_initializing_state(); else // turn system off set_turningoff_state(); b3 = 1; else if(botao3) b3 = 0;

118

APÊNDICE F – LISTAGEM DO PROGRAMA DE SIMULAÇÃO

static double clock, clockanterior=0, sincronismo, sincronismoanterior=0; static double z=0, i=0, j=139, w=277; static float Iref=3.7081347738; static float Erro1_1=0, Erro2_1=0, U1_1=0, U2_1=0; static float Erro1_2=0, Erro2_2=0, U1_2=0, U2_2=0; static float Erro1_3=0, Erro2_3=0, U1_3=0, U2_3=0; static float AmostraI1, Erro_1, U_1; static float AmostraI2, Erro_2, U_2; static float AmostraI3, Erro_3, U_3; static float Vo; static float Errov=0, Errov1=0, Iref1=0; static float Ref_1, Ref1_1=0, Ref2_1=0; static float Ref_2, Ref1_2=0, Ref2_2=0; static float Ref_3, Ref1_3=0, Ref2_3=0; static float SF_1, SF1_1=0, SF2_1=0; static float SF_2, SF1_2=0, SF2_2=0; static float SF_3, SF1_3=0, SF2_3=0; static float saida1, saida2, saida3; // Tabela para frequência de amostragem de 25 kHz float tabela[417] = 0,0.015079,0.030155,0.045224,0.060282,0.075327,0.090354,0.10536,0.12034,0.1353,0.15023,0.16512,0.17997,0.19478,0.20955,0.22427,0.23894,0.25356,0.26811,0.28261,0.29704,0.31141,0.3257,0.33992,0.35406,0.36812,0.3821,0.39599,0.4098,0.4235,0.43712,0.45063,0.46404,0.47734,0.49054,0.50362,0.51659,0.52945,0.54218,0.55479,0.56727,0.57962,0.59184,0.60393,0.61588,0.62769,0.63936,0.65088,0.66225,0.67348,0.68455,0.69546,0.70622,0.71681,0.72725,0.73751,0.74761,0.75754,0.7673,0.77688,0.78629,0.79552,0.80456,0.81343,0.8221,0.8306,0.8389,0.84701,0.85493,0.86265,0.87018,0.87751,0.88465,0.89158,0.8983,0.90483,0.91114,0.91725,0.92316,0.92885,0.93433,0.9396,0.94465,0.94949,0.95411,0.95852,0.96271,0.96668,0.97043,0.97396,0.97727,0.98035,0.98322,0.98586,0.98827,0.99046,0.99243,0.99417,0.99568,0.99697,0.99803,0.99886,0.99947,0.99985,1,0.99992,0.99962,0.99909,0.99833,0.99735,0.99613,0.9947,0.99303,0.99114,0.98903,0.98669,0.98412,0.98133,0.97832,0.97509,0.97163,0.96796,0.96406,0.95994,0.95561,0.95106,0.94629,0.94131,0.93611,0.9307,0.92508,0.91925,0.9132,0.90696,0.9005,0.89384,0.88698,0.87991,0.87265,0.86519,0.85753,0.84967,0.84162,0.83338,0.82496,0.81634,0.80754,0.79855,0.78938,0.78004,0.77051,0.76081,0.75094,0.7409,0.73069,0.72031,0.70977,0.69906,0.6882,0.67718,0.66601,0.65469,0.64322,0.6316,0.61983,0.60793,0.59589,0.58371,0.5714,0.55896,0.54639,0.5337,0.52089,0.50796,0.49491,0.48175,0.46849,0.45511,0.44163,0.42805,0.41438,0.4006,0.38674,0.37279,0.35876,0.34464,0.33045,0.31618,0.30184,0.28743,0.27295,0.25841,0.24382,0.22917,0.21446,0.19971,0.18491,0.17007,0.15519,0.14028,0.12533,0.11036,0.095359,0.080338,0.065299,0.050244,0.035179,0.020105,0,0.015079,0.030155,0.045224,0.060282,0.075327,0.090354,0.10536,0.12034,0.1353,0.15023,0.16512,0.17997,0.19478,0.20955,0.22427,0.23894,0.25356,0.26811,0.28261,0.29704,0.31141,0.3257,0.33992,0.35406,0.36812,0.3821,0.39599,0.4098,0.4235,0.43712,0.45063,0.46404,0.47734,0.49054,0.50362,0.51659,0.52945,0.54218,0.55479,0.56727,0.57962,0.59184,0.60393,0.61588,0.62769,0.63936,0.65088,0.66225,0.67348,0.68455,0.69546,0.70622,0.71681,0.72725,0.73751,0.74761,0.75754,0.7673,0.77688,0.78629,0.79552,0.80456,0.81343,0.8221,0.8306,0.8389,0.84701,0.85493,0.86265,0.87018,0.87751,0.88465,0.89158,0.8983,0.90483,0.91114,0.91725,0.92316,0.92885,0.93433,0.9396,0.94465,0.94949,0.95411,0.95852,0.96271,0.96668,0.97043,0.97396,0.97727,0.98035,0.98322,0.98586,0.98827,0.99046,0.99243,0.99417,0.99568,0.99697,0.99803,0.99886,0.99947,0.99985,1,0.99992,0.99962,0.99909,0.99833,0.99735,0.99613,0.9947,0.99303,0.99114,0.98903,0.98669,0.98412,0.98133,0.97832,0.97509,0.97

119

163,0.96796,0.96406,0.95994,0.95561,0.95106,0.94629,0.94131,0.93611,0.9307,0.92508,0.91925,0.9132,0.90696,0.9005,0.89384,0.88698,0.87991,0.87265,0.86519,0.85753,0.84967,0.84162,0.83338,0.82496,0.81634,0.80754,0.79855,0.78938,0.78004,0.77051,0.76081,0.75094,0.7409,0.73069,0.72031,0.70977,0.69906,0.6882,0.67718,0.66601,0.65469,0.64322,0.6316,0.61983,0.60793,0.59589,0.58371,0.5714,0.55896,0.54639,0.5337,0.52089,0.50796,0.49491,0.48175,0.46849,0.45511,0.44163,0.42805,0.41438,0.4006,0.38674,0.37279,0.35876,0.34464,0.33045,0.31618,0.30184,0.28743,0.27295,0.25841,0.24382,0.22917,0.21446,0.19971,0.18491,0.17007,0.15519,0.14028,0.12533,0.11036,0.095359,0.080338,0.065299,0.050244,0.035179,0.020105 ; sincronismo =x1; AmostraI1 =x2; AmostraI2 =x3; AmostraI3 =x4; Vo =x5; clock =x6; if(clock > clockanterior) z++; if ((208 == z) || (416 == z)) Errov = 100 - Vo; Iref = (0.150179)*Errov + (-0.122992)*Errov1 + Iref1; Iref1= Iref; Errov1 = Errov; z = 0; saida1 = tabela[i]; i++; saida2 = tabela[j]; j++; saida3 = tabela[w]; w++; Ref_1 = Iref*saida1; Ref_2 = Iref*saida2; Ref_3 = Iref*saida3; SF_1 = (0.060788)*Ref2_1 - (-1.506894)*SF1_1 - (0.567682)*SF2_1; Ref2_1 = Ref1_1; Ref1_1 = Ref_1; SF2_1 = SF1_1; SF1_1 = SF_1; Erro_1 = SF_1 - AmostraI1; SF_2 = (0.060788)*Ref2_2 - (-1.506894)*SF1_2 - (0.567682)*SF2_2; Ref2_2 = Ref1_2; Ref1_2 = Ref_2; SF2_2 = SF1_2; SF1_2 = SF_2; Erro_2 = SF_2 - AmostraI2; SF_3 = (0.060788)*Ref2_3 - (-1.506894)*SF1_3 - (0.567682)*SF2_3;

120

Ref2_3 = Ref1_3; Ref1_3 = Ref_3; SF2_3 = SF1_3; SF1_3 = SF_3; Erro_3 = SF_3 - AmostraI3; U_1 = (0.540579)*Erro_1 + (-0.814596)*Erro1_1 + (0.306877)*Erro2_1 - (-0.841616)*U1_1 - (-0.158384)*U2_1; Erro2_1 = Erro1_1; Erro1_1 = Erro_1; U2_1 = U1_1; U1_1 = U_1; U_2 = (0.540579)*Erro_2 + (-0.814596)*Erro1_2 + (0.306877)*Erro2_2 - (-0.841616)*U1_2 - (-0.158384)*U2_2; Erro2_2 = Erro1_2; Erro1_2 = Erro_2; U2_2 = U1_2; U1_2 = U_2; U_3 = (0.540579)*Erro_3 + (-0.814596)*Erro1_3 + (0.306877)*Erro2_3 - (-0.841616)*U1_3 - (-0.158384)*U2_3; Erro2_3 = Erro1_3; Erro1_3 = Erro_3; U2_3 = U1_3; U1_3 = U_3; if(sincronismo > sincronismoanterior) i = 0; j = 139; w = 277; z = 0; if(i > 416) i = 0; if(j > 416) j = 0; if(w > 416) w = 0; clockanterior = clock; sincronismoanterior = sincronismo; // Saidas do sistema y1 = U_1; y2 = U_2; y3 = U_3;

121

APÊNDICE G – PROGRAMA DE CÁCULO DOS CONTROLADORES DIGITAIS

% Converor CUK com filtro anti aliasing

% Especificações do conversor

Vi =127*sqrt(2); % Tensão de entrada

fr =60; % Frequência da rede

Vo =100; % Tensão de saída

Li =3.46e-3; % Indutor de entrada

Lo =1.929e-3; % Indutor de saída

Ci =1e-6; % Capacitor de acumulação

Co =2.8e-3; % Capacitor de saída

Po =333; % Potência de Saída

Ro =(Vo^2)/Po; % Resistência de carga

D =Vo/(Vo+Vi); % Razão cíclica

% Filtro Antialiasing da corrente

Ca=1.5e-9;

Ra=10e3;

Kf=1/(Ca*Ra);

fA=Kf/pi;

f_filtro=fA/2;

Kf=pi*fA;

G_fi=tf(Kf,[1 Kf]);

% Matriz dos elementos acumaladores de energia

K =[Li 0 0 0; 0 Lo 0 0; 0 0 Ci 0; 0 0 0 Co];

% Matrizes da 1ª Etapa de Operação: (0, DTs)

A1 =[0 0 0 0; 0 0 -1 1; 0 1 0 0; 0 -1 0 -1/Ro];

B1 =[1;0;0;0];

C1 =[1 0 0 0]; %p/ saída IL(corrente de indutor)

C1_=[0 0 0 1]; %p/ saída Vo(tensão Vc=Vo)

E1 =0;

% Matrizes da 2ª Etapa de Operção: (DTs, Ts)

A2 =[0 0 -1 0; 0 0 0 1; 1 0 0 0; 0 -1 0 -1/Ro];

B2 =[1;0;0;0];

C2 =[1 0 0 0]; %p/ saída IL1(corrente de indutor)

C2_=[0 0 0 1]; %p/ saída Vo(tensão Vc2=Vo)

E2 =0;

% Matrizes médias

A =D*A1+(1-D)*A2;

B =D*B1+(1-D)*B2;

C =D*C1+(1-D)*C2;

C_=D*C1_+(1-D)*C2_;

E =D*E1+(1-D)*E2;

% Valores em regime permanente p/ saída como corrente do indutor L1

U=Vi;

X=-inv(A)*B*U;

Y=(-C*inv(A)*B+E)*U;

122

% Valores em regime permanente p/ saída como tensão no C2

U=Vi;

X=-inv(A)*B*U;

Y_=(-C_*inv(A)*B+E)*U;

% MODELO CA DE PEQUENOS SINAIS:

% Saída em corrente de indutor

Ap =inv(K)*A;

Bp =[inv(K)*B inv(K)*((A1-A2)*X+(B1-B2)*U)];

Cp =C;

Ep =[E ((C1-C2)*X+(E1-E2)*U)];

% Saída em tensão Vo

Cp_ =C_;

Ep_ =[E ((C1_-C2_)*X+(E1-E2)*U)];

% Funções de Transferência

% [num1, den1] = ss2tf (Ap, Bp, Cp, Ep, 1); % Determina a FT

relacionando entrada vg

[num,den] =ss2tf (Ap, Bp, Cp, Ep, 2); % Determina FT

relacionando entrada d e saida IL1

[num_,den_] =ss2tf (Ap, Bp, Cp_, Ep_, 2); % Determina FT

relacionando entrada d e saída Vo

G_id =tf(num , den); % FT il/d

G_vd =tf(num_ , den_); % FT vo/d

[num1,den1] =tfdata(G_id ,'v');

[num2,den2] =tfdata(G_vd ,'v');

num3 =num2;

den3 =num1;

G_vi=tf(num3,den3); % FT vo/il

% teste da função de transferência de corrente

Tf=1;

t=0:Tf/999:Tf;

IL1=X(1)+0.01*step(G_id,t);

% Discretização da função de transferência de corrente

fs =50e3; %Frequência de comutação 50 kHz

Ts =1/(fs); %Período de comutação

fa =fs/2; %Frequência de amostragem

Ta =1/(fa); %Período de comutação

G_idz=c2d(G_id,Ta,'tustin');

[n1z,d1z]=tfdata(G_idz,'v');

t=0:Ta:Tf;

IL1=X(1)+0.01*step(G_idz,t);

% Controlador com dois polos e dois zeros no domínio da frequencia,

% utilizando a transformada W

polos=pole(G_id);

fpolo1=abs(polos(3))/(2*pi);

fpolo2=abs(polos(1))/(2*pi);

% Projeto para potência nominal

fci =fs/10; % frequencia de corte

wci =2*pi*fci;

123

fz1 =(fpolo1+fpolo2)/2; % frequencia do zero do controlador

wz1 =2*pi*fz1;

fz2 =(fpolo1+fpolo2)/2; % frequencia do zero do controlador

wz2 =2*pi*fz2;

fp =1.5*fci; % frequencia do polo do controlador

wp =2*pi*fp;

% frequencias corrigidas

fvci =fa/pi*tan(pi*fci/fa);

vci =2*pi*fvci;

vz1 =2*fa*tan(wz1/(2*fa));

vz2 =2*fa*tan(wz2/(2*fa));

vp =2*fa*tan(wp/(2*fa));

% condição de módulo

w=1i*vci;

Cw_vc=(w+vz1)*(w+vz2)/(w*(w+vp)); % função de transferência

do controlador no plano W

z=(1+Ta/2*w)/(1-Ta/2*w);

Gw_vc=polyval(n1z,z)/polyval(d1z,z); % função de transferência

da planta no plano W

Kci=1/abs(Cw_vc*Gw_vc); % ganho do controlador

mf=180+180/pi*angle(Kci*Cw_vc*Gw_vc); % margem de fase

% Controlador no plano Z

a=Kci/2*(vz1*Ta+2)*(vz2*Ta+2)/(vp*Ta+2);

b=(vz1*Ta-2)/(vz1*Ta+2);

c=(vz2*Ta-2)/(vz2*Ta+2);

d=(vp*Ta-2)/(vp*Ta+2);

Cz=tf([a a*(b+c) a*b*c],[1 (d-1) -d],Ta);

[nc,dc]=tfdata(Cz,'v');

bode(Cz*G_idz)

grid

figure

FTMF=feedback(Cz*G_idz,1);

step(FTMF)%,t)

grid;

figure;

% Intervalo de tempo de simulação

t = 0:Ta:1/60;

Iref = 3.708134773781422*sin(2*pi*60*t);

Iin = lsim(FTMF,Iref,t);

plot(t,Iref,t,Iin,'*');

grid;

figure

temp=zero(Cz);

zeroCz=temp(1);

Fz=tf(1-zeroCz,[1 -zeroCz],Ta);

Fz=Fz*Fz;

[nf,df]=tfdata(Fz,'v');

FTMF2=Fz*feedback(Cz*G_idz,1);

grid

124

% Ganhos da Equação Recursiva do Controlador

% u(k)=k1*e(k)+k2*e(k-1)+k3*e(k-2)+k4*u(k-1)+k5*u(k-2)

fprintf('CONTROLE DO DSP\n\n');

fprintf('U[0] = (%f)*Erro[0] + (%f)*Erro[1] + (%f)*Erro[2] -

(%f)*U[1] - (%f)*U[2];\n\n',nc(1),nc(2),nc(3),dc(2),dc(3))

fprintf('SF[0] = (%f)*Ref[2] - (%f)*SF[1] -

(%f)*SF[2];\n\n',nf(3),df(2),df(3))

fprintf('CONTROLE DO SIMULADOR PSIM\n\n');

fprintf('U = (%f)*Erro + (%f)*Erro1 + (%f)*Erro2 - (%f)*U1 -

(%f)*U2;\n\n',nc(1),nc(2),nc(3),dc(2),dc(3))

fprintf('SF = (%f)*Ref2 - (%f)*SF1 -

(%f)*SF2;\n\n',nf(3),df(2),df(3))

%-------------------------------------------------------------------

% Controlador da malha de tensão

% Frequencia de amostragem da malha de corrente;

fav=fr;

Tav=1/fav;

% Função de Transferência da malha de tensão.

Gv=G_vi;

% Discretização da função de transferência de tensão

%%%%%%%%%

% Gv(z) %

%%%%%%%%%

Gvz=c2d(Gv,Tav);

[n2z,d2z]=tfdata(Gvz,'v');

% Controlador PI no domínio da frequencia, utilizando a transformada

W

%%%%%%%%%%%%%

% fcv e wcv %

%%%%%%%%%%%%%

fcv=fr/4; % frequencia de corte

wcv=2*pi*fcv;

%%%%%%%%%%%%%

% fzv e wzv %

%%%%%%%%%%%%%

fzv=1/(2*pi*Ro*Co); % frequencia do zero do controlador

wzv=2*pi*fzv;

% frequencias corrigidas

%%%%%%%%%%%%%

% vcv e vzv %

%%%%%%%%%%%%%

vcv=2*fav*tan(wcv/2/fav);

vzv=2*fav*tan(wzv/2/fav);

% condição de módulo

w=1i*vcv;

Cw_vc=(w+vzv)/w; % função de transferência do controlador no plano W

z=(1+Tav/2*w)/(1-Tav/2*w);

125

Gw_vc=polyval(n2z,z)/polyval(d2z,z); % função de transferência da

planta no plano W

%%%%%%%

% Kcv %

%%%%%%%

Kpv=1/abs(Cw_vc*Gw_vc); % ganho do controlador

mf=180+180/pi*angle(Kpv*Cw_vc*Gw_vc); % margem de fase

% Controlador no plano Z

av=Kpv/2*(vzv*Tav+2);

bv=(vzv*Tav-2)/(vzv*Tav+2);

%%%%%%%%%

% Cv(z) %

%%%%%%%%%

Czv=tf([av av*bv],[1 -1],Tav);

[nc,dc]=tfdata(Czv,'v');

bode(Czv*Gvz)

grid

% Ganhos da Equação Recursiva do Controlador de Corrente

% u(k)=k1*e(k)+k2*e(k-1)+u(k-1)

fprintf('CONTROLE DO DSP\n\n');

fprintf('Iref[0] = (%f)*Errov + (%f)*Errov[1] +

Iref[1];\n\n',nc(1),nc(2))

fprintf('CONTROLE DO SIMULADOR PSIM\n\n');

fprintf('Iref = (%f)*Errov + (%f)*Errov1 + Iref1;\n\n',nc(1),nc(2))

126

ANEXO

127

ANEXO A - SCRIPT PARA CÁLCULO DO MODELO CA DO CONVERSOR ĆUK

Este anexo foi extraído e adaptado de PACHECO, 2013.

%Modelagem do Converor CUK

format long;

close all;

clear all;

clc;

.% Especificações do conversor Cuk

vi = 127*sqrt(2);

vo = 100; % Tensão de saída

Po = 333.3; % Potência de Saída

fs = 50e3; % Frequência de comutação 50 kHz

ts = 1/(fs); % Período de comutação

D = vo/(vo+vi); % Razão cíclica

L1 = 3.46e-3; % Indutor de entrada

L2 = 1.929e-3; % Indutor de saída

C1 = 1.0e-6; % Capacitor de acumulação

C2 = 2.8e-3; %Capacitor de saída

R = (vo^2)/Po; %Resistência de carga

Dl = 1-D; %D linha

% Matriz dos elementos acumaladores de energia

K = [L1 0 0 0; 0 L2 0 0; 0 0 C1 0; 0 0 0 C2];

% Matrizes da 1ª Etapa de Operação

A1 = [0 0 0 0; 0 0 -1 1; 0 1 0 0; 0 -1 0 -1/R];

B1 = [1;0;0;0];

C1 = [1 0 0 0]; %p/ saída IL(corrente de indutor)

C1_= [0 0 0 1]; %p/ saída Vo(tensão Vc=Vo)

E1 = 0;

% Matrizes da 2ª Etapa de Operção

A2 = [0 0 -1 0; 0 0 0 1; 1 0 0 0; 0 -1 0 -1/R];

B2 = [1;0;0;0];

C2 = [1 0 0 0]; %p/ saída IL1(corrente de indutor)

C2_= [0 0 0 1]; %p/ saída Vo(tensão Vc2=Vo)

E2 = 0;

% Matrizes médias

A = D*A1+Dl*A2;

B = D*B1+Dl*B2;

C = D*C1+Dl*C2;

C_ = D*C1_+Dl*C2_;

E = D*E1+Dl*E2;

% Valores em regime permanente p/ saída como corrente do indutor L1

U = vi;

X = -inv(A)*B*U;

Y = (-C*inv(A)*B+E)*U;

% Valores em regime permanente p/ saída como tensão no C2

U = vi;

X = -inv(A)*B*U;

Y_ = (-C_*inv(A)*B+E)*U;

128

%Modelo CA de pequenos sinais.

% Saída em corrente de indutor

Ap = inv(K)*A;

Bp = [inv(K)*B inv(K)*((A1-A2)*X+(B1-B2)*U)];

Cp = C;

Ep = [E ((C1-C2)*X+(E1-E2)*U)];

% Saída em tensão Vo

Cp_= C_;

Ep_= [E ((C1_-C2_)*X+(E1-E2)*U)];

% Funções de Transferência

% [num1, den1] = ss2tf (Ap, Bp, Cp, Ep, 1); % Determina a FT

relacionando entrada vg

[num,den] = ss2tf (Ap, Bp, Cp, Ep, 2); % Determina FT relacionando

entrada d e saida IL1

[num_,den_] = ss2tf (Ap, Bp, Cp_, Ep_, 2); % Determina FT

relacionando entrada d e saída Vo

Gi = tf (num , den) % FT il/d

G2 = tf(num_ , den_); % FT vo/d

[num1,den1] = tfdata(Gi,'v');

[num2,den2] = tfdata(G2,'v');

num3 = num2;

den3 = num1;

Gv = tf(num3,den3) % FT vo/il

% Teste da função de transferência de corrente

Tf = 1;

t = 0:Tf/999:Tf;

IL1= X(1)+0.01*step(Gi,t);

plot(t,IL1)

axis([0 1 -0.5 5]);

grid on

% Teste da função de tranferência da tensão

Tf = 0.4;

t = 0:Tf/999:Tf;

Vo_min = Vo - 0.1*Vo;

Vo_max = Vo + 0.1*Vo;

P_min = Vo_min^2/R;

P_max = Vo_max^2/R;

Iin_min = P_min/Vi;

Iin_max = P_max/Vi;

Delta_I = Iin_max - Iin_min;

Vo1 = Vo_min + Delta_I*step(Gv,t);

figure;

plot(t,Vo1);

axis([0 0.4 85 115]);

grid on

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