Eletrônica Embarcada - Aula 4 - Simulação de Circuito Lógico Combinacional
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7/24/2019 Eletrônica Embarcada - Aula 4 - Simulação de Circuito Lógico Combinacional
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Circuitos Lógicos
CombinacionaisAula 4 - Simulação de Circuito LógicoCombinacional
Prof. Lázaro Camargo
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Programação de Tabela-Verdade através de fluxo
de dados
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Implementar em VHDL a Tabela-Verdade abaixo através de fluxode dados
Expressão da tabela na formade Soma-de-Produtos
ENTRADAS SAIDA
A B C D X
0 0 0 0 0
0 0 0 1 0
0 0 1 0 1
0 0 1 1 0
0 1 0 0 0
0 1 0 1 00 1 1 0 1
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
)...()...()...()...( DC B A DC B A DC B A DC B A X +++=
Exemplo
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library IEEE;use IEEE.std_logic_1164.all;
entity tabela_verdade is
port (a,b,c,d: in bit;x: out bit);
end tabela_verdade;
architecture fluxo_dados of tabela_verdade is
beginx<='1' when(a='0' and b='0' and c='1' and d='0')or
(a='0' and b='1' and c='1' and d='0') or(a='1' and b='0' and c='1' and d='0') or(a='1' and b='1' and c='0' and d='0') else '0';
end fluxo_dados;
)...()...()...()...( DC B A DC B A DC B A DC B A X +++=
Exemplo (continuação)
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Expressão lógica no formatode Produto- de-Somas
ENTRADAS SAIDA
A B C D X
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 0
1 1 1 0 1
1 1 1 1 1
)).(( DC B A DC B A X ++++++=
Tabela Verdade
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Exemplo 1 – Resolver a expressão abaixo:
library IEEE;use IEEE.std_logic_1164.all;
entity nome_1 isport (a,b,c,d: in bit;X: out bit);
end nome_1;
architecture lógica of nome_1 is
beginX<= (((not a) or (not b) or c or d) and (a or b or (not c) or d));end lógica;
)).(( DC B A DC B A X ++++++=
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Resolver a expressão abaixo:
library IEEE;
use IEEE.std_logic_1164.all;
entity nome_1 is
port (a,b,c,d: in bit;
X: out bit);
end nome_1;
architecture lógica of nome_1 is
begin
X<= (not a or not b or c or d) and (a or b or not c or d)
and (a or not b or not c or d) and (a or b or c or not d);
end lógica;
)).().().(( DC B A DC B A DC B A DC B A X ++++++++++++=
Exemplo 2
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Expressão lógica no formato de Soma-de-Produtos e
tambem no formato de Produto-de-Somas para aseguinte tabela verdade. Simular e verificar se osresultados são os mesmos.
A B C X
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 0
Exercício
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Exemplo 1a – Na figura abaixo se tem ummultiplexador (Mux_4_1) com 4 entradas de dados(P0, P1, P2 e P3), 2 entradas de seleção (S0 e S1) e
uma saída de dado (F).
Programações demultiplexadores em VHDL
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library IEEE;use IEEE.std_logic_1164.all;
entity Mux_4_1 isport (P0,P1,P2,P3: in bit;
S: in bit_vector (1 downto 0);
F: out bit);end Mux_4_1;
-- A arquitetura pode ser feita com comandos concorrentesarchitecture fluxo_dados of Mux_4_1 is
beginF<=P0 when (S="00") else
P1 when (S="01") elseP2 when (S="10") elseP3 when (S="11");
End fluxo_dados;
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Exemplo 1b – Uma forma alternativa de programar o circuito anterior éatravés de uma listagem equivalente usando processo sequencial (process)
library IEEE;use IEEE.std_logic_1164.all;
entity Mux_4_1 isport (P0,P1,P2,P3: in bit;
S: in bit_vector (1 downto 0);F: out bit);
end Mux_4_1;
architecture básica of Mux_4_1 isbeginMux4_para_1: process (P0,P1,P2,P3)begin
if S = "00" then F<=P0;end if;
if S="01" then F<=P1;end if;if S="10" then F<=P2;end if;if S="11" then F<=P3;end if;
end process Mux4_para_1;end básica;