UNIVERSIDADE FEDERAL DE SERGIPE (UFS) CENTRO DE CINCIAS EXATAS E TECNOLGICAS (CCET) DEPARTAMENTO DE COMPUTAO (DCOMP)

DISCIPLINA: LAB. DE CIRCUITOS DIGITAIS II PROFESSOR: EDWARD DAVID MORENO ORDOEZ

RELATRIO DE AULA PRTICA N (Prtica 09 e 10 - LCDII) Contadores (Relogio!) Por NOME DA ALUNA Quelita Arajo

DATA (07, 14/06/2011) Prtica

DATA (21/05/2011) Entrega

LABORATRIO 07 1. Introduo O contador uma das entidades de controles utilizadas em um sistema computacional. Dele so extradas infinitas aplicaes, seja para aplicaes bsicas como um contador de programa ou especficas do processador como um controle de escalonamento de threads. 2. Objetivo Esta aula de laboratrio objetivou o seguinte experimento: Descrever contadores que simule um relgio ou seja, um contador para os segundos, outro para minutos e um ultimo para as horas. Tem-se ento o cdigo que representa o relgio: 3. Cdigo em VHDL:library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity relogio2 is port( pclk_geral, pesinal_tel: in std_logic; m: in std_logic_vector(3 downto 0); psregsegundo, psregminuto:out std_logic_vector (5 downto 0); psreghora: out std_logic_vector (4 downto 0); pstempominuto: out std_logic_vector (7 downto 0) ); end relogio2; architecture relogio_arch of relogio2 is signal sclk_1seg: std_logic; signal sregsegundo: std_logic_vector (5 downto 0); signal sregminuto: std_logic_vector (5 downto 0); signal sreghora: std_logic_vector (4 downto 0); signal stempo_minuto: std_logic_vector (7 downto 0); begin -- register process (pclk_geral) variable vcont: integer; begin if pclk_geral'event and pclk_geral='1' then vcont:= vcont + 1; if vcont