Circuitos CMOS: Um resumo - web.fe.up.ptjcf/ensino/disciplinas/mieec/pcvlsi/2007-08a/... · O...

Circuitos CMOS: Um resumo

João Canas Ferreira

Junho de 2004

Resumo

Este documento apresenta um resumo elementar do funcionamento doscircuitos digitais integrados CMOS. São apresentados modelos manuaisaplicáveis aos regimes de funcionamento usuais em circuitos digitais1.

Conteúdo

1. Medidas de desempenho 1

2. Transístores MOS 3

2.1. Princípio de funcionamento, 3.—2.2. Comportamento estático, 4.—2.3.Comportamento dinâmico, 12.

3. O inversor CMOS estático 16

3.1. Funcionamento qualitatitvo, 16.—3.2. Comportamento estático, 18.—3.3. Comportamento dinâmico, 20.—3.4. Dimensionamento dos transístores,21.—3.5. Influência do sinal de entrada, 25.

4. Portas lógicas complexas CMOS 26

4.1. Características estáticas, 26.—4.2. Características dinâmicas, 28.—4.3.Tempo de propagação em árvores RC, 28.

1 Medidas de desempenho

O atraso de propagação tp de uma porta digital indica a rapidez com queesta responde a uma mudança nas suas entradas, i.e., representa o atrasoque afecta o sinal quando passa pela porta. O atraso tp é medido entreo meio da excursão do sinal de entrada e o meio da excursão do sinal desaída (ver fig. 1); supõe-se naturalmente que o sinal de saída comuta devidoà comutação de entrada. O atraso associado a uma comutação H→L nasaída designa-se por tpHL; para uma comutação L→H é tpLH . Em geral,tpHL 6= tpLH . O atraso tp é a média

tp =tpHL + tpLH

2

1Este resumo segue principalmente a exposição da matéria feita em [3].

FEUP/LEEC,PCVLSI 1/30 ver. 0.2, 2003/04

Sec. 1 Medidas de desempenho 2/30

t

Vin

t

Vout

50%50%

50% 50%

tpHL

tpLH

tf tr

Entrada

Saída

Figura 1: Definição de tempo de propagação e de tempos de subida/descida.

O atraso tp é uma métrica artificial sem significado físico próprio, mas,mesmo assim, de grande utilidade na comparação entre diferentes tecnolo-gias.

O atraso de propagação é uma função da tecnologia de fabrico e datopologia do circuito e também dos declives dos sinais de entrada e saída daporta lógica.

Os tempos de subida (tr) e descida (tf ) aplicam-se a formas de ondaindividuais e definem a rapidez com que o sinal transita entre dois níveis.Estes tempos são medidos entre os pontos de 10% e de 90% da forma deonda para evitar incertezas sobre quando a transição começa ou termina.

Ao comparar o desempenho de portas lógicas implementadas em dife-rentes tecnologias ou com diferentes estilos, é importante não obscurecer osresultados apresentados com outras influências (fan-in, fan-out, etc.). Ge-ralmente usa-se um oscilador em anel composto por um número ímpar deinversores (ver fig. 2). O período de oscilação T é determinado pelo tempode propagação através do anel completo de N inversores:

T = 2× tp ×N

v0 v1 v2 v3 v4 v5

Figura 2: Oscilador em anel

FEUP/LEEC, PCVLSI ver. 0.2, 2003/04

Sec. 2 Transístores MOS 3/30

O factor 2 surge porque um ciclo completo requer duas transições emcada inversor: uma transição H→L e outra L→H. Esta equação só é válidase 2Ntp ≫ (tf + tr), senão o circuito pode não entrar ou permanecer emoscilação. Tipicamente são necessários pelo menos cinco inversores.

O oscilador em anel não é um circuito típico; muitas vezes a frequência deoperação atingida por circuitos reais é 50 a 100 vezes inferior (com a excepçãode circuitos cuidadosamente optimizados). Contudo serve para quantificardiferenças entre tecnologias de fabrico ou técnicas de projecto.

Os circuitos digitais MOS são muitas vezes modelados como uma malhaRC semelhante à apresentada na figura 3. A resposta do circuito a um degraude 0 a V é uma exponencial dada pela fórmula

Vout(t) = V (1− e−t/τ )

A quantidade τ = RC designa-se por constante de tempo do circuito.

−+vin

R

C

vout

Figura 3: Malha RC

O sinal de saída demora t = ln(2) τ = 0.69 τ a atingir um nível de 50%de V e t = ln(9) τ = 2.2 τ a atingir 90% de V.

2 Transístores MOS

A figura 4 representa um transístor MOS do tipo n, i.e., fonte (S) e dreno(D) estão dopados com átomos dadores. Em circuitos integrados o substratode todos os dispositivos do mesmo tipo está ligado a uma tensão fixa: GNDpara NMOS e VDD para PMOS. A descrição desta secção é feita em termosde transístores NMOS, mas o funcionamento de transístores PMOS é emtudo equivalente.

2.1 Princípio de funcionamento

Numa primeira análise o transístor MOS pode ser considerado comoum interruptor controlado pela tensão presente no terminal designado comoporta (terminal G da figura 4); sempre que esta tensão ultrapassa um dadovalor (a tensão de limiar VT ) estabelece-se um canal condutor entre fontee dreno, o que permite o surgimento de uma corrente eléctrica entre estesterminais (desde que exista também uma diferença de tensão entre fonte edreno).

A condutividade do canal é modulada pela tensão da porta: quanto maiorfor a diferença de tensão entre porta e fonte, menor é a resistência do canal



S DG

n+ n+

B

canal n zona de depleção

substrato p

VGS

+

-

Figura 4: Transístor NMOS com tensão VGS positiva.

e maior é a corrente. O canal desaparece se a tensão entre porta e fonte forinferior a VT e, nesse caso, o transístor comporta-se como um interruptoraberto.

2.2 Comportamento estático

Começamos por analisar a situação VGS = 0 e todos os terminais ligadosa GND (0 V). Então, fonte e dreno constituem junções pn polarizadas com0 V (ou seja, não-condutoras).

A aplicação de uma tensão positiva à porta (em relação à fonte) provocaa acumulação de cargas positivas na porta e negativas no substrato; paravalores baixos da tensão este efeito é obtido por repulsão das lacunas da zonado substrato situada directamente sob a porta, criando assim uma zona dedepleção.

Aumentando a tensão da porta provoca-se a inversão da parte dessazona mais próxima da porta (i.e., passa de uma zona tipo p como o restantesubstrato para uma zona condutora do tipo n). Este fenómeno designa-sepor inversão forte (strong inversion).

Aumentos maiores da tensão da porta não modificam a zona de depleçãomas resultam na presença de mais electrões na camada de inversão sob oóxido, atraídos das zonas n+ da fonte e do dreno. Assim, forma-se umacanal condutor do tipo n entre a fonte e o dreno.

Conforme decorre desta descrição, o funcionamento do transístor é muitodependente das características físicas da zona de inversão. Por exemplo, aqualidade da superfície do substrato é absolutamente vital para um bom fun-cionamento do dispositivo. Também pela mesma razão quaisquer fenómenosfísicos que ocorram na interface substrato/óxido têm grande impacto sobreas características de funcionamento.

2.2.1 Tensão de limiar

Embora existam fórmulas que permitem obter a tensão de limiar a partirdas características físicas e geométricas do transístor, é mais frequente tomar-se como um parâmetro empírico dado VT0, a tensão de limiar medida com



VSB = 0.Quando existe uma diferença de tensão entre substrato e fonte, a tensão

a que se inicia a inversão forte aumenta. A este fenómeno chama-se efeitode corpo. A tensão de limiar, em geral, é dada por

VT = VT0 + γ(√

| − 2φF + VSB| −√

|2φF |)

em que γ é o coeficiente de efeito de corpo e φF é o potencial de Fermi, umacaracterística do material. Para transístores NMOS

φF = φT ln(NA

ni)

e para transístores PMOS

φF = φT ln(ni

ND)

φT é o potencial térmico

φT =kT

q= 26 mV a 300 K.

Para substratos típicos do tipo P, φF ≈ 0.3V. Outros valores típicospara um processo CMOS 0.25 µm: | − 2φF | = 0.6V, γ = 0.4

√V. A tensão

de limiar é positiva para um dispositivo do tipo n típico e negativa para umdispositivo do tipo p.

2.2.2 Regime linear

Pressuposto: O canal entre fonte e dreno está completo (ver fig. 5).Assuma-se inicialmente que VGS > VT e que VDS é uma tensão positivapequena.

S

D

G

n+ n+

B

substrato p

VGSVDS

ID

xL

V(x)- +

Figura 5: Transístor NMOS com canal formado.

A diferença de tensão entre fonte e dreno provoca a passagem de umacorrente

ID = k′nW

L

(

(VGS − VT )VDS − VDS2

2

)

= kn

(

(VGS − VT )VDS − VDS2

2

)



em que k′n é a transcondutância do processo

k′n = µnCox =µnǫoxtox

O valor kn = k′nWL é o factor de ganho do dispositivo (também é repre-

sentado por β).Para valores pequenos de VDS , o factor quadrático da fórmula de ID pode

ser desprezado, obtendo-se assim uma relação linear entre ID e VDS . Esteregime (ou zona) de operação é designado por regime resistivo ou linear.

2.2.3 Regime de saturação

À medida que VDS aumenta deixa de ser possível assumir que o canal seestende da fonte ao dreno, já que do lado do dreno a tensão não é suficientepara manter o canal aberto: VGD ≤ VT . Esta situação ocorre a partir doponto para o qual VGS −V (x) < VT (ver figura 6), deixando de existir canaljunto ao dreno (pinch-off ). Este regime de operação é caracterizado por

VGS − VDS ≤ VT

S

D

G

n+ n+

B

substrato p

VGSVDS > VGS- VT

ID

VGS-VT- +

Figura 6: Transístor NMOS em saturação.

Neste regime a queda de tensão no canal é fixa (VGS −VT ) e, portanto, acorrente é constante (os portadores móveis do canal atingem o dreno devidoà aceleração promovida pelo campo eléctrico existente). Pondo VDS = VGS−VT na equação para a corrente, obtém-se

ID =k′n2

W

L(VGS − VT )

2

com ID a depender quadraticamente de VGS e independente em primeiraanálise de VDS .

2.2.4 Modulação do canal

Na realidade variações de VDS têm influência sobre o comprimento efec-tivo do canal: o aumento de VDS causa o crescimento da zona de depleção



junto ao dreno, reduzindo assim o comprimento efectivo do canal. Esteefeito é geralmente representado pelo parâmetro empírico λ, o parâmetro demodulação do comprimento do canal. Então, a corrente vem dada por

ID = I ′D(1 + λVDS)

em que I ′D representa a corrente obtida pela fórmula da sub-secção anterior(sem modulação do canal).

Em geral λ é inversamente proporcional ao comprimento do canal, i.e.,em transístores mais pequenos o efeito é mais pronunciado. Para um processoCMOS 0.25 µm típico, tem-se λ = 0.06V −1 para transístores NMOS e λ =−0.1V −1 para transístores PMOS.

2.2.5 Saturação de velocidade

O comportamento dos transístores de canal muito curto apresenta des-vios consideráveis dos regimes resistivo e saturado descritos nas sub-secçõesanteriores. A principal causa é um fenómeno designado por saturação develocidade. A derivação das equações anteriores assume que a velocidadedos portadores de carga é proporcional ao campo eléctrico, i.e., a mobilidadedos portadores é constante. Na realidade quando o campo eléctrico atingeum valor crítico ξc, a velocidade dos portadores tende a saturar devido àscolisões cada vez mais frequentes com a rede cristalina.

A velocidade de saturação é aproximadamente 105 m/s, tanto para lacu-nas como para electrões. O valor de ξc depende dos níveis de dopagem,e varia, para electrões, entre 1 e 5 V/µm. Para um dispositivo NMOSde 0.25 µm são precisos apenas 2 V para atingir o valor crítico. O valordo campo eléctrico crítico é superior para lacunas, pelo que os transístoresPMOS são menos susceptíveis a este fenómeno.

A tensão dreno-fonte a partir da qual o efeito de saturação de velocidadese faz sentir é dada por

VDSAT = κ(VGT )VGT

com VGT = VGS − VT e

κ(v) =1

1 + v/(ξcL)

O factor κ(v) é uma medida do grau de saturação.Para dispositivos de canal curto (L pequeno) e para valores suficiente-

mente elevados de VGT , κ é substancialmente inferior a 1. O transístor entraem saturação antes de VDS atingir VGS − VT , i.e., antes de entrar no re-gime de saturação normal (pinch-off ). Consequentemente, estes transístoresoperam mais frequentemente em condições de saturação que transístores decanal longo.

Num modelo aproximado, a corrente ID comporta-se conforme descritoanteriormente para VDS < VDSAT ; a partir desse valor de VDS a corrente de



saturação é dada por

IDSAT = υsatCoxW (VGS − VT − VDSAT /2)

em que υsat é a velocidade constante dos portadores neste regime.Esta é uma aproximação empírica que funciona bem para circuitos digi-

tais; existem abordagens mais rigorosas.IDSAT apresenta uma dependência linear de VGS que é claramente dife-

rente da dependência quadrática exibida pelos dispositivos mais longos. Oresultado prático é a redução da corrente que o transístor é capaz de forne-cer para um dado valor de VDS . Por outro lado, uma redução da tensão deoperação VDD afecta menos os dispositivos curtos que os longos.

2.2.6 Variação da mobilidade

O movimento superficial2 dos portadores é afectado pelo campo eléctricoperpendicular associado à tensão da porta. Um modelo simples para o fenó-meno pode ser obtido substituindo a mobilidade “normal” µn pela mobilidadedada por

µ =µn

1 + θ(VGS − VT ).

O parâmetro θ é o factor de modulação da mobilidade. Com este modelo,a transcondutância do transístor passa a ser dada por

kn =k′n(W/L)

1 + θ(VGS − VT ),

i.e. o efeito final é de redução.

2.2.7 Corrente “sub-limiar”

Na realidade, a corrente de dreno do transístor MOS não cai para 0a VGS = VT . O transístor encontra-se encontra-se antes num regime decondução “parcial”, a chamada inversão fraca., em que existe uma correntepequena, a corrente “sub-limiar” ou “de inversão fraca”: a transição entrecondução e não-condução não é abrupta. A corrente tem uma evoluçãoexponencial semelhante à que ocorre num transístor bipolar3.

Neste regime, a corrente pode ser aproximada por

ID = IS eVGSnkT/q

(

1− e−

VDSkT/q

)

(1 + λVDS),

em que IS e n ≥ 1 são parâmetros empíricos.Nas aplicações digitais, a presença desta corrente é indesejável porque

constitui um desvio do comportamento de “interruptor”. A diminuição da

2O canal é essencialmente uma estrutura superficial.3Na ausência de canal, o sistema fonte-substrato-dreno constitui um transístor bipolar

parasita.



corrente ID com VGS (para VGS < VT ) é uma medida da qualidade datecnologia para aplicações digitais. É frequentemente dada por S, a variaçãonecessária de VGS para uma redução do valor de ID de um factor de 10:

S = n

(kT

q

)

ln(10)

em mV/década.Para n = 1 (a melhor situação) S = 60 mV/dec; para uma situação mais

realista, n = 1.5, tem-se S = 90 mV/dec.O valor de S aumenta com a temperatura. O valor de n depende da

topologia intrínseca do dispositivo e da sua estrutura.

2.2.8 Variação da tensão de limiar

Para um transístor de canal curto (Lxj , ver a figura 7), as aproximaçõesfeitas para calcular ID deixam de ser válidas (porque assumem que a zona dedepleção é apenas causada por VGS). Na realidade, o valor de VT0 é menor.

n+n+

p (Na)

L xdmxj

zona de depleçäo devidaàs junções pn

Figura 7: Transístor de canal curto (variação de VT0).

Para a disposição indicada na figura 7, a redução da tensão de limiar é

(∆VT0)SCE = −γ(xjL

)(√

1 +2xdmxj

− 1

)

,

resultando em(VT0)SCE = VT0 − (∆VT0)SCE .

O valor de xdm (a altura máxima da zona de depleção induzida) é

xdm =

√

2ǫSi(2|φF |)qNa

.



2.2.9 Transístores PMOS

Todas as equações derivadas para transístores NMOS são também váli-das para transístores PMOS, desde que a polaridade de todas as correntes etensões seja invertida.

2.2.10 Modelo simplificado de análise

Juntando as equações obtidas para o funcionamento nos vários regimesobtém-se um modelo simples, passível de ser aplicado manualmente à análisede circuitos digitais. Assim, o transístor MOS pode ser modelado por umafonte de corrente entre dreno e fonte, com o valor da corrente a ser controladopela tensão da porta (ver fig. 8).

IDS D

G

B

Figura 8: Modelo equivalente do transístor MOS.

ID = 0 se VGT ≤ 0

ID = k′W

L

(

VGTVmin − V 2min

2

)

(1 + λVDS) se VGT ≥ 0

com Vmin = min(VGT , VDS , VDSAT )

VGT = VGS − VT

e VT = VT0 + γ(√

| − 2φF + VSB| −√

|2φF |)2.2.11 Modelo do transístor como interruptor

Embora o modelo anterior seja aplicável à análise de portas lógicas sim-ples, o facto de ser não-linear impede a sua utilização manual em situaçõesmais complexas. Tem assim interesse dispor de um modelo mais simples.O transístor pode ser modelado como um interruptor com resistência in-terna (ver fig. 9): se VGS < VT , o interruptor está aberto (ID = 0), senão otransístor é simplesmente uma resistência Ron.

VGS ≥ VT RonS D

Figura 9: Modelo de transístor como um interruptor.

Em geral Ron varia com o tempo, é não-linear e depende do ponto deoperação do transístor. No estudo do comportamento de comutação de sis-temas digitais é vantajoso substituir Ron por Req, uma resistência linear e



constante escolhida de forma a que o resultado final seja parecido com o queseria obtido com Ron. Uma abordagem razoável consiste em usar o valor mé-dio da resistência na região de operação relevante. Mais simples ainda é usaro valor médio das resistências nos dois extremos do intervalo de interesse:

Req =1

2(Ron(t1) +Ron(t2))

em que t1 e t2 são os instantes do início e do fim da comutação, respectiva-mente.

Exemplo 2.2.1

Um cenário comum é constituído pela descarga de um condensador deVDD para GND através de um transístor NMOS com a porta a VDD, con-forme se mostra na figura 10.

VDD

VDS (VDD → VDD/2)

CL

Figura 10: Descarga de um condensador através de um transístor NMOS.

Interessa especialmente a situação em que a tensão nos terminais docondensador desce para VDD/2 (devido à definição de atraso de propagação).

Assumindo que VDD ≫ VDSAT é legítimo afirmar que o transístor estáem saturação durante toda a transição. Neste caso:

Req =1

2

(VDD

IDSAT (1 + λVDD)+

VDD/2

IDSAT (1 + λVDD/2)

)

Req =1

2

VDD

IDSAT

(1

1 + λVDD+

1

2(1 + λVDD/2)

)

Simplificando4 obtém-se

Req ≈3

4

VDD

IDSAT

(

1− 5

6λVDD

)

com

IDSAT = k′W

L

(

(VDD − VT )VDSAT − V 2DSAT

2

)

Algumas observações importantes:

• A resistência é inversamente proporcional a W/L;

4Para simplificar a expressão entre parêntesis, aproxime cada um dos termos pelos doisprimeiros elementos da respectiva série de Taylor (considerando cada termo uma funçãode V ) para V = VDD.



2 4 6 8Razão W/L

5000

10000

15000

20000

Res

istê

ncia

equ

ival

ente

de

desc

arga

(Ω

)Variação da resistência

Figura 11: Variação da resistência de descarga equivalente com as dimensõesdo canal para uma tecnologia CMOS 0.25 µm.

• Para VDD ≫ VT+VDSAT /2 a resistência é quase independente de VDD.

A figura 11 ilustra mostra a forma como a resistência equivalente Req

varia com a razão W/L.

2.3 Comportamento dinâmico

A resposta dinâmica de um transístor MOS é uma função do tempo quedemora a (des)carregar os condensadores parasitas intrínsecos e o condensa-dor que representa a carga.

Os condensadores parasitas intrínsecos provêm de três fontes: a estruturaMOS básica, a carga presente no canal e as regiões de depleção dos díodospn contra-polarizados do dreno e da fonte.

2.3.1 A estrutura MOS

Considere-se a estrutura MOS da figura 12. Devido ao fenómeno de difu-são lateral fonte e dreno tendem a ficar ligeiramente debaixo da porta (umasobreposição de comprimento xd), criando assim condensadores parasitaslineares com uma capacidade dada por

CGSO = CGDO = CoxxdW = CoW

(CGSO: capacidade gate-to-source devida a sobreposição – overlap.)Como xd depende apenas do processo de fabrico, é habitual combinar

este parâmetro com Cox, obtendo assim Co, as capacidades por unidade delargura do transístor.



fonte dreno

p+n+

W

porta

Ld

xd xd

Figura 12: Sobreposição da porta com fonte e dreno.

2.3.2 Carga da zona do canal

O factor parasita mais importante é geralmente a capacidade CGC entreporta e canal. Esta pode ser dividida em três componentes:

1. CGCS : gate-to-source

2. CGCD: gate-to-drain

3. CGCB: gate-to-bulk

Cada componente tem um comportamento diferente, dependendo da re-gião de operação e das tensões nos terminais. A variação das contribuiçõespode ser explicada pela seguinte análise simples.

Quando o transístor está ao corte, não existe canal e portanto a capa-cidade total surge entre a porta e o substrato: CGC = CGCB, CGCD =CGCS = 0.

Na zona resistiva a formação da camada de inversão faz surgir uma ca-mada condutora entre a porta e o substrato; logo CGCB = 0 e, por razõesde simetria, CGCS = CGCD.

No regime de saturação, o canal está cortado. A capacidade entre portae dreno é aproximadamente zero, o mesmo acontecendo com CGCB; a únicacapacidade não nula está entre a fonte e o dreno.

As capacidades dos condensadores parasitas referidos são não-lineares evariáveis de acordo com o ponto de funcionamento. Numa análise de pri-meira ordem é possível adoptar uma modelo linear por secções com um valorconstante e linear da capacidade em cada região de operação. A tabela 1mostra esses valores.

Regime CGCB CGCS CGCD CGC

Corte CoxWL 0 0 CoxWLLinear 0 CoxWL/2 CoxWL/2 CoxWLSaturação 0 (2/3)CoxWL 0 (2/3)CoxWL

Tabela 1: Valores das diversas componentes da capacidade devida ao canal.



ND

LS

W

porta

xj

drenoN+

A

Figura 13: Vista detalhada da junção de dreno.

2.3.3 Condensadores parasitas das junções

As zonas de depleção das junções pn contra-polarizadas constituem aterceira origem de condensadores parasitas intrínsecos. A capacidade de jun-ção (também designada por capacidade de difusão) é não-linear e diminuià medida que a junção fica menos fortemente contra-polarizada. De acordocom a figura 13, existem duas contribuição para a a capacidade de junção:

1. A junção de fundo (bottom-plate) formada pela região da fonte (oudreno) dopada com concentração ND e o substrato (concentração NA):

Cbottom = CjWLs

em que Cj é a capacidade por unidade de área. Esta junção é abruptapelo que o coeficiente a usar é m ≈ 0.5.

2. A junção lateral (side-wall) formada pela fonte (ND) e pelo channel-stop p+ (concentração N+

A ). O nível de dopagem do channel-stop ésuperior ao do substrato (N+

A > NA). Esta junção é gradual e ocoeficiente m varia entre 0.33 e 0.5:

Csw = C ′

swxj(W + 2Ls)

Como xj é determinado pela tecnologia de fabrico usa-se habitualmenteCjsw = C ′

jswxj , a capacidade por unidade linear do perímetro. Notarque não existe junção contra-polarizada do lado do canal, pelo queapenas três lados são contabilizados no perímetro.

A capacidade total de difusão é

Cdiff = Cbottom + Csw

2.3.4 Modelo capacitivo completo

O modelo capacitivo completo está ilustrado na figura 14.As suas componentes são:

• CGS = CGCS + CGSO



S

G

B

D

CGS CGD

CSB CDBCGB

Figura 14: Modelo capacitivo completo do transístor MOS.

porta

W

LD

contacto do dreno

drenoresistência parasita

Figura 15: Resistência parasita de dreno.

• CGD = CGCD + CGDO

• CGB = CGCB

• CSB = CSdiff

• CDB = CDdiff

2.3.5 Resistências de fonte e dreno

O desempenho dos transístores MOS também pode ser afectado pelasresistências parasitas de fonte e dreno. A resistência de dreno (ou de fonte,já que são análogas) é dada por (ver fig. 15):

RD =LD

WR +Rc

em que Rc é a resistência de contacto e R é a resistência por quadrado dadifusão, com valores típicos entre 20 e 100 Ω/. Uma expressão semelhantepode ser usada para a resistência parasita da fonte.

As resistências em série causam uma degradação do desempenho, porquereduzem a corrente de dreno (para uma dada tensão VDS). Para manter


Sec. 3 O inversor CMOS estático 16/30

as resistências parasitas baixas pode fazer-se o transístor mais largo que onecessário. Outra forma é usar processos CMOS com silicidação. Nestesprocessos, fonte e dreno são cobertos com um material de baixa resitividade(tungsténio ou titânio), o que reduz R para valores entre 1 e 4 Ω/. Numprocesso deste tipo e fazendo o layout com os devidos cuidados, as resistên-cias parasitas são desprezáveis.

3 O inversor CMOS estático

O inversor CMOS é o circuito estático mais simples: contém apenas umtransístor PMOS e um NMOS. A sua análise detalhada permite considerar deforma particularmente directa muitas das questões que se põem para portasestáticas mais complexas. Para além disso, a análise destas portas pode serreduzida à análise de inversores equivalentes (ver sec. 4).

3.1 Funcionamento qualitatitvo

O diagrama de um inversor CMOS estático pode ser visto na figura 16,juntamente com um modelo baseado na interpretação do transístor MOScomo um interruptor.

Vdd

CL

Vin Vout

Vdd

Vout

Rn

Vdd

Vout

Rp

Vin=VDD Vin = 0

Figura 16: Inversor CMOS e modelos.

Quando Vin = VDD, o transístor NMOS está em condução (VGS = VDD)e o transístor PMOS está ao corte (VGS = 0V), criando uma ligação di-recta entre a saída e a massa. Nesta situação, o circuito apresenta um valorestacionário à saída de 0 V.

Quando Vin = 0V, dá-se a situação inversa: o transístor PMOS está emcondução (VGS = −VDD e o transístor NMOS está ao corte (VGS = 0V).Como se pode ver no circuito equivalente, existe então uma ligação directaentre a alimentação positiva e a saída do inversor, o que resulta num valorestacionário à saída igual a VDD.

Este modelo de operação simples permite compreender muitas caracte-rísticas importantes do inversor CMOS estático, características essas quetambém se estendem às outras portas lógicas estáticas:



1. A variação da tensão de saída tem uma amplitude igual à tensão dealimentação, o que, da perspectiva de imunidade ao ruído, constitui amelhor situação possível (i.e., resulta nas margens de ruído maiores).

2. Os níveis lógicos não dependem da dimensão relativa dos transístores(ratioless gates).

3. Em regime estacionário existe sempre um caminho entre a saída e aalimentação ou a massa. Consequentemente, um circuito CMOS está-tico tem uma impedância de saída baixa (∼ alguns kΩ), o que tornaos circuitos menos susceptíveis a ruído e outras perturbações.

4. A resistência de entrada é muito elevada, já que a porta dos transístoresMOS é um isolante quase perfeito. Portanto a corrente em regimeestacionário é nula (i.e., o fan-out é infinito5).

5. Em regime estacionário não existe ligação entre alimentação e massa,logo a porta lógica não consome potência estática.

Para se obter uma noção da curva de transferência de tensão Vout =f(Vin) do inversor, deve-se ter em conta de dreno satisfazem a condiçãoIDSp = −IDSn (a corrente de saída é nula).

Para colocar as curvas IDS = f(VDS num eixo de coordenadas comum épreciso ter em conta que

VGSp = Vin − V DD = VGSn − VDD

e queVDSp = Vout − V DD = VDSn − VDD.

Vin = 0

Vin = 0.5

Vin = 1

Vin = 1.5

Vin = 2 Vin = 0.5

Vin = 1

Vin = 1.5

Vin = 2

Vin = 2.5

OVDD

IDn

Vout = VDSn

Vout

Vin

Vdd = 2.5

Vdd = 2.5

NMOS offPMOS res

NMOS resPMOS off

NMOS satPMOS res

NMOS resPMOS sat

NMOS satPMOS sat

Figura 17: Curva de transferência de tensão

5Embora o comportamento em regime estacionário não dependa do fan-out, o compor-tamento transitório depende! Cf. sec 3.3.1



A figura 17 mostra a situação. Os pontos que pertencem à curva detransferência de tensão (DC) são aqueles para os quais as curvas dos doistransístores se cruzam (para os valores VGSp, VGSn, VDSp e VDSn que verifi-cam as condições indicadas). A figura mostra vários desses pontos.

Representando os pontos assim encontrados num eixo de coordenadasVin ⊥ vout, obtém-se a curva de transferência pretendida (também mostradana figura 17). Na curva estão também indicados os regimes de funcionamentodos dois transístores.

3.2 Comportamento estático

O comportamento estático do inversor CMOS é caracterizado pelo limiarde comutação VM e pelas margens de ruído.

3.2.1 Limiar de comutação

O limiar de comutação VM é o valor da tensão de entrada para o qualVout = Vin. Graficamente é representado pelo ponto de intersecção da rectaVout = Vin com a curva de transferência de tensão.

Nesta situação, os dois transístores estão em saturação (VGS = VDS). As-sumindo adicionalmente que se encontram em saturação de velocidade (i.e.,são transístores de canal curto: VDSAT < VM − VT ) e ignorando os efeitosde modulação do canal, obtém-se a seguinte expressão para VM (igualandoas correntes nos dois transístores):

VM =

(

VTn + VDSATn2

)

+ r(

VDD + VTp +VDSATp

2

)

1 + rem que

r =kpVDSATp

knVDSATn

Se VDD for elevado em comparação com as tensões de limiar e saturaçãodos transístores, então

VM ≈ rVDD

1 + rO projectista apenas pode controlar o valor de r, porque kp e kn incluem

as dimensões geométricas dos transístores.Para se ter VM = VDD/2, é necessário ter r ≈ 1 (o que torna as margens

de ruído para os dois valores lógicos semelhantes, assumindo que |VDSATp| ≈|VDSATn|e|VTn ≈ |TTp|). Para terr perto da unidade, é preciso dimensionaros transístores de tal maneira que

(W

L

)

p

=

(W

L

)

n

VDSATn k′nVDSATp k′p

≈(W

L

)

n

k′nk′p

.

A equação que dá VM pode ser manipulada para permitir determinar asdimensões relativas dos transístores em função do valor de VM pretendido:

(W/L)p(W/L)n

=k′n VDSATn (VM − VTn − VDSATn/2)

k′p VDSATp (VDD − VM + VTp + VDSATp/2)



3.2.2 Margens de ruído

A determinação das margens de ruído (i.e., o cálculo de VIL e VIH , jáque VOH = VDD e VOL = 0V são conhecidos e fixos) pode ser feita deforma prática pelo uso de uma aproximação linear por segmentos, conformeilustrado na figura 18.

VIL VIH

VOL

VOH

Vin

Vout

VM

g

VDD

VDD

Figura 18: Margens de ruído

As margens de ruído e a largura da região de transição são, neste caso,dadas pelas seguintes expressões:

VIH − VIL = −VOH − VOL

g= −VDD

g

VIH = VM − VM

g

VIL = VM +VDD − VM

g

NM L = VDD − VIH

NM L = VIL

O ganho g = ∂Vout/∂Vin para VDD = VM , é dado aproximadamente pelaexpressão

g = − 1

ID(VM )

knVDSATn + kpVDSATp

λn − λp

≈ 1 + r

(VM − VTn − VDSATn/2)(λn − λp)

em que ID(VM ) é a corrente que percorre o inversor para Vin = Vout . Aequação é válida para transístores em saturação de velocidade. Neste caso,não se pode desprezar a modulação de canal, pois isso levaria a ter g = −∞,



o que é uma aproximação demasiado grosseira (|g| é da ordem das poucasdezenas). Esta aproximação não é coerente com a que foi feita para cálculode VM , mas isso não afecta a utilidade prática da fórmula6.

A utilização da aproximação linear da curva de transferência resulta naestimativa das margens de ruído por excesso.

3.3 Comportamento dinâmico

O comportamento dinâmico do inversor é principalmente caracterizadopelo tempo que demora a comutar após alteração do sinal de entrada. Otempo de propagação da alteração é medido entre os pontos médios da curvade entrada e de saída (cf. sec. 1).

3.3.1 Tempo de propagação

Assumindo que o tempo de propagação é determinado pelo tempo decarga (ou descarga) do condensador de saída, pode este ser aproximado pelasexpressões (HL: High → Low; LH: Low → High) :

tpHL = ln(2)ReqnCL = 0.69ReqnCL

tpLH = ln(2)ReqnCL = 0.69ReqnCL

Tanto Reqcomo CL são funções não-lineares da tensão de entrada. Nestemodelo, CL inclui os condensadores parasitas intrínsecos dos transístores quefazem parte do inversor. A carga CL é aproximadamente igual para ambasas transições.

Para Req , a utilização da resistência média calculada no exemplo 2.2.1(pág. 11) permite obter uma aproximação razoável.

O tempo médio de propagação é tp = (tpHL + tpLH )/2. Para se obtertpHL = tpLH deve-se ter Reqn = Reqp . Esta é a mesma condição que se deveverificar para as margens de ruído serem iguais.

Para determinar a forma como o tempo de propagação pode ser contro-lado pelo projectista é necessário expandir a expressão de Reqna equação detp. Para tpHLo resultado é o seguinte (ignorando a modulação de canal):

tpHL = 0.52CLVDD

(W/L)nk′nVDSATn(VDD − VTn − VDSATn/2).

Na maior parte dos casos, VDD ≪ VTn + VDSATn/2, e então

tpHL ≈ 0.52CL

(W/L)nk′nVDSATn

que é independente de VDD . (As equações para tpLH são análogas.)O tempo de propagação do inversor pode ser reduzido das seguintes for-

mas:6Não esquecer que λp ≤ 0, pelo que g só é infinito se λp = λn = 0



1. Reduzindo CL (possivelmente através de uma layout cuidadoso do cir-cuito).

2. Aumentando a razão W/L. Notar que o aumento desta razão leva aoaumenta da capacidade de difusão dos drenos e, logo, de CL. Quandoas capacidades intrínsecas dos transístores dominam as extrínsecas(i.e., a capacidade da pista e das portas dos circuitos “atacados” peloinversor), o aumento de W/L deixa de ter efeito sobre o tempo depropagação.

3. Aumentando VDD . Acima de um certo valor, contudo, VDDdeixa deter influência sobre o tempo de propagação. De notar que elevaroVDDafecta negativamente a longevidade dos circuitos, porque o di-eléctrico da porta do transístor fica sujeito a uma tensão maior.

3.4 Dimensionamento dos transístores

3.4.1 Dimensões relativas PMOS/NMOS

Quais devem ser as dimensões relativas dos transístores P e N de uminversor para que este seja o mais rápido possível? Em muitos caso usa-seum transístor NMOS de dimensões mínimas e alarga-se o transístor PMOSde forma a obter-se uma curva de transferência simétrica e com boas margensde ruído. Aumentar o transístor PMOS melhor tpLH mas degrada o tempotpHL, porque aumenta a capacidade de difusão do nó de saída. Como estãopresentes dois efeitos antagónicos, deve existir um tamanho do transístorPMOS que optimiza o tempo de propagação.

Nota: Para dimensionar o transístor PMOS basta indicar de quanto deveser alargada a sua porta; o comprimento fica constante (dimensão mínima).

A figura 19 mostra um inversor a alimentar um outro de iguais dimensões.Na situação da figura,

CL = (Cdp1 + Cdn1 ) + (Cgp2 + Cgn2 ) + Cw

Suponhamos que o transístor PMOS é β vezes maior que o transístorNMOS (β = (W/L)p/(W/L)n =

Wp

Wn

LnLp

). Então as capacidades do transístoraumentam aproximadamente da mesma forma: Cdp1 ≈ βCdn1 e Cgp2 ≈βCgn2 . Logo:

CL = (1 + β)(Cdn1 + Cgn2 ) + Cw

e portanto

tp =0.69

2((1 + β)(Cdn1 + Cgn2 ) + Cw)Reqn +

Reqp

β

= 0.345 ((1 + β)(Cdn1 + Cgn2 ) + Cw)Reqn(1 +r

β)



Vdd Vdd

N1

P1

P2

N2

Cdp1

Cdn1

Cdp2

Cdn2

Cw

Figura 19: Capacidades de um par de inversores.

com r = Reqp/Reqn , a razão entres as resistências equivalentes de transístoresPMOS e NMOS de dimensões iguais.

Impondo a condição ∂tp∂β = 0, obtém-se

βopt =

√

r +

(

1 +Cw

Cdn1 + Cgn2

)

.

Se Cdn1 + Cgn2 ≫ Cw tem-se βopt =√r e não βopt = r, como no caso

em que o transístor está em aberto. Portanto, a situação óptima é atingidapara transístores PMOS mais pequenos que o necessário para garantir umacurva de transferência simétrica.

3.4.2 Dimensionamento de inversores

Determinada a razão entres transístores P e N do mesmo inversor, é pre-ciso determinar as dimensões absolutas do transístor. Isso equivale a deter-minar o valor de um factor de aumento S a aplicar às dimensões do inversorde referência por forma a obter o melhor desempenho, que naturalmentedepende do contexto em que o inversor é usado.

Nota: A análise desta secção pressupõe, apesar do resultado da secçãoanterior, que o inversor de referência tem uma curva de transferência simé-trica. O inversor de referência é geralmente o inversor mais pequeno quepermite obter uma tal curva de transferência.

Para efeitos de análise, é importante distinguir duas componentes deCL = Cint + Cext :

Cint capacidade de saída intrínseca devida aos transístores do próprio in-versor (capacidades de difusão);



Cext capacidade de saída extrínseca com origem na pista e portas dos tran-sístores “atacados” pelo inversor (fan-out).

Retomando a equação do atempo de propagação, temos:

tp = 0.69Req(Cint + Cext)

= 0.69ReqCint(1 +Cext

Cint) = tp0 (1 + Cext/Cint)

em que tp0 é designado por atraso intrínseco (sem carga).Ao aumentar um transístor de um factor S (i.e., ao aumentar a largura W

de ambos os transístores Wp → SWp e Wn → SWn), a capacidade intrínsecaaumenta proporcionalmente Cint = SCintref , enquanto a resistência diminuiReq = Reqref /S (assumindo que o inversor de referência tem Req = Reqn =Reqp). Portanto,

tp = 0.69(Reqref /S)(SCintref )(1 + Cext/Cintref ) = tp0

(

1 +Cext

SCintref

)

Conclusões:

1. O atraso intrínseco tp0 é independente das dimensões do inversor.

2. O melhor desempenho obtém-se para S → ∞ (o atraso é igual aoatraso intrínseco). Contudo, qualquer S ≫ Cext/Cintref produz resul-tados semelhantes, i.e., existe uma valor acima do qual, na prática,aumentar S não traz benefícios tangíveis (e aumenta a área ocupadapelo inversor).

(1) (2) (3) (N)Cg,1 CL

Figura 20: Cadeia de inversores.

O cenário examinado até aqui (i.e., o dimensionamento isolado de inver-sores) não tem aplicação prática directa, porque aumentar as dimensões deuma porta lógica afecta (atrasa) as portas lógicas precedentes. Vamos entãoconsiderar uma cadeia de inversores (fig. 20).

Para um inversor, tanto a capacidade de entrada como a componenteintrínseca da capacidade de saída são proporcionais às dimensões físicas.



Portanto, é válida a relação Cint = γ Cg, em que γ é uma constante deproporcionalidade que apenas depende do processo de fabrico e é γ ≈ 1 paraprocessos actuais avançados.

Para um inversor temos então

tp = tp0

(

1 +Cext

γ Cg

)

= tp0 (1 + f/γ)

com o fan-out efectivo f = Cext/Cg.O atraso do inversor é apenas função da razão entre a sua capacidade de

saída extrínseca e a sua capacidade de entrada.No caso da cadeia de inversores, para o j-ésimo inversor Cext = Cg,j+1 e

o seu fan-out efectivo é fj = Cg,j+1/Cg,j , que, por sua vez, é igual à relaçãoentre as dimensões dos inversores— (Sj na notação da análise anterior).

Ignorando a capacidade das pistas entre os inversores, o j-ésimo andarde uma cadeia tem então um atraso

tp,j = tp0

(

1 +Cg,j+1

γ Cgj

)

= tp0 (1 + fj/γ).

com Cg,N+1 = CL.O atraso total é:

tp =N∑

j=1

tp,j = tp0

N∑

j=1

(

1 +Cg,j+1

γ Cg,j

)

A equação tem N − 1 incógnitas (Cg,1 etc.). Para obter o tempo deatraso mínimo, determinam-se N − 1 derivadas parciais e igualam-se a zero( ∂tp∂Cg,j

= 0), o que resulta em N − 1 restrições

Cg,j+1

Cg,j=

Cg,j

Cg,j-1j = 2, 3, ..., N

ou sejaCg,j =

√

Cg,j+1 Cg,j-1 ,

i.e., cada inversor deve ter um tamanho que é a média geométrica dos tama-nhos dos vizinhos.

Assim, para se ter o menor tempo de propagação, cada inversor deve tero mesmo fan-out efectivo f = fj e portanto o mesmo tempo de propagação.Cada inversor é f vezes maior (mais largo) que o precedente.

Considerando Cg,1 e CL como dados, temos

f = N

√

CL/Cg,1 =N√F .



O parâmetro F = fN = CL/Cg,1 é designado por fan-out efectivo global.O tempo de propagação total de uma cadeia de N inversores optimamentedimensionada é:

tp = N tp0︸︷︷︸

I

(1 +N√F/γ)

︸︷︷︸

II

.

A componente I cresce com o número de andares, enquanto a componenteII diminui. Para determinar o número óptimo de andares, coloca-se ∂tp

∂N = 0,o que leva à equação

γ +N√F −

N√F lnF

N= 0

f = e(1+γ/f).

Para γ = 0 (a “auto-carga” é ignorada), a equação pode ser resolvidaanaliticamente, obtendo-se N = lnF e f = e = 2.718. Para γ 6= 0, aequação deve ser resolvida numericamente. Para γ ≈ 1 (caso típico), obtém-se f ≈ 3.6.

Da análise do andamento das curvas do atraso em função de f (paraγ = 1) constata-se que valores de f mais elevados não levam a grandesalterações do tempo de atraso, mas que valores menores f < fopt degradamsensivelmente o desempenho. É habitual usar f = 4.

3.5 Influência do sinal de entrada

Nas análises anteriores temos assumido que a tensão de entrada variainstantaneamente entre 0 V e VDD(e vice-versa). Esta suposição simplifica aanálise, porque implica que os dois transístores não estão simultaneamenteem condução. Na realidade, o sinal de entrada varia gradualmente e, durantealguns instantes, ambas os transístores estão em condução, o que reduz acorrente total disponível e aumenta o tempo de propagação.

Empiricamente verifica-se que tp cresce linearmente com tr, o tempo queo sinal de entrada demora 10% e 90% da sua amplitude (admitindo quetr é inferior ao tempo de propagação calculado para variações instantâneastpinst

). A seguinte fórmula é usada frequentemente para obter um tempo depropagação “corrigido”:

tp =√

t2pinst+ (tr/2)2.

Para um inversor inserido num circuito, tem-se tr 6= 0 porque o andarque ataca o inversor não pode impor uma mudança instantânea do seu sinalde saída: o tempo de propagação depende do fan-in e do fan-out. Para umacadeia de inversores, o atraso do j-ésimo andar pode é dado por

tp,j = t′p,j + η t′p,j-1 ,

em que t′p,j é o tempo de propagação associado a uma entrada em degraue η é uma constante empírica (η ≈ 0.25): o tempo de propagação de um


Sec. 4 Portas lógicas complexas CMOS 26/30

inversor é igual ao atraso calculado para a situação ideal acrescido de umafracção do tempo de propagação ideal do andar precedente.

4 Portas lógicas complexas CMOS

Uma porta lógica estática CMOS tem a estrutura indicada na figura 21.

PUN

PDN

I1

I2

In

F

VDD

Pull-Up Network

Pull-Down Network

Figura 21: Porta lógica estática CMOS.

A rede de pull-up PUN é realizada por transístores PMOS, a rede de pull-down PDN por transístores NMOS. Para cada combinação dos valores deentrada, apenas uma das redes deve conduzir, por forma a garantir um valorestável à saída. Para garantir esta condição, as redes têm uma organizaçãotopológica dual.

4.1 Características estáticas

As portas lógicas estáticas (complementares) CMOS gozam das mesmaspropriedades do inversor CMOS básico (cf. sec. 3.1). Contudo, a análisedas características das curvas de transferência e das margens de ruído é maiscomplicada, porque estes parâmetros dependem do padrão dos valores deentrada.

A situação geral pode ser ilustrada com a porta NAND de duas entradasda figura 22. Neste caso existem três situações a considerar para tpHL:

1. A = B = 0 → 1;

2. A = 1, B = 0 → 1;

3. B = 1, A = 0 → 1.

No caso 1, os dois transístores da rede de pull-up contribuem para acomutação de saída; nos caso 2 e 3 apenas um dos transístores o faz. Por arede PMOS ser mais “fraca” nestes casos (i.e., apresentar maior resistência deentrada), a curva de transferência vem deslocada para a esquerda (fig. 23).

A diferença entre as situações 2 e 3 é explicada por consideração dasdiferentes tensões de limiar dos transístores M1 e M2. O transístor M2



Vdd

M1

M2

M3 M4A

B

F

int

Figura 22: Porta NAND de duas entradas.

Vin

Vout

(1)

(3)(2)

Figura 23: Curvas de transferência para uma porta NAND.

está sujeito a efeito de corpo, o que faz aumentar a sua tensão de limiar;consequentemente, o transístor M2 comuta para valores superiores da tensãode entrada (quando comparado com M1), o que faz deslocar a transição dacurva VTC (e o ponto VM ) para a direita em relação à situação 2.

De um ponto de vista prático, é preciso caracterizar as curvas de trans-ferência para as situações extremas. Para isso é necessário identificar ospadrões dos valores de entrada que as produzem e proceder de maneira se-melhante ao caso do inversor. A análise pode ser simplificada tendo ematenção que transístores em paralelo equivalem a um transístor de larguraigual à soma das respectivas larguras (admitindo comprimentos iguais) e quetransístores em série equivalem a um transístor cujo comprimento é a somados comprimentos individuais (admitindo larguras iguais).



4.2 Características dinâmicas

Numa primeira aproximação, o cálculo do tempo de propagação podeser feito como no caso do inversor. Também aqui é necessário determinartodas as capacidades intrínsecas e substituir os transístores por resistênciasequivalentes (ver fig. 24). Tal como sucede para as características estáticas,também o tempo de atraso depende do padrão de valores da entrada, peloque é necessário determinar as situações extremas.

Vdd

RP RP

RN

RN

CL

Cint

A

B

A B

Figura 24: Modelo RC de uma porta NAND.

Embora numa análise de primeira ordem se possa ignorar as capacidadesinternas (Cint na figura 24), estas podem ter uma influência importante,especialmente para portas lógicas com fan-in elevado.

Como exemplo considere-se a porta NAND de 4 entradas representadana figura 25. As capacidades dos nós internos são constituídas não só pelascapacidades de junção, como também pelas capacidades porta-fonte e porta-dreno. Para uma rede deste tipo, o atraso pode ser aproximado pela seguinteexpressão:

tpHL = 0.69 (R1C1 + (R1 +R2) C2 + (R1 +R2 +R3) C3

+ (R1 +R2 +R3 +R4) CL ).

Notar que a resistência equivalente R1 surge em todos os termos, o que tornao transístor correspondente particularmente importante.

4.3 Tempo de propagação em árvores RC

A expressão para o tempo de atraso da secção anterior é um caso especialdo modelo de atraso de Elmore. Este modelo aplica-se a árvores RC como arepresentada na figura 25.



Vdd

A

A

B

C

D

B C D

M1

M2

M3

M4

M5 M6 M7 M8

Vdd

R5 R6 R7 R8

R4

R3

R2

R1

A

B

C

D

A B C D

C1

C2

C3

CL

F

Figura 25: Modelo RC de uma porta NAND de 4 entradas.

Um circuito constituído por resistências e condensadores é uma árvoreRC se tiver as seguintes propriedades:

1. Existe apenas um nó de entrada (o nó A da figura 25).

2. Todos os condensadores estão ligados a GND.

3. Não existem ciclos constituídos por apenas por resistências.

Em consequência destas propriedades, existe apenas um caminho resis-tivo entre a entrada e um dado nó. A atraso de Elmore entre a entrada e onó i é dado por:

Tdi =∑

j∈P (i)

RjCdj ,

em que P (i) representa o percurso do nó i até à entrada e Cdj é a somados condensadores que ficam a jusante do nó j (i.e., ao longo de todos ospercursos que começam no nó j e vão até aos extremos da árvore).

Para o exemplo da figura, o atraso de Elmore para o nó 5 é:

Td5 = R1(C1 + C2 + C3 + C4 + C5 + C6 + C7) +R2(C2 + C3 + C4 + C5)

+R3(C3 + C4 + C5) +R4(C4 + C5) +R5C5

O atraso de Elmore é equivalente à constante de tempo de primeira ordemdo circuito (τ = RC) e deve ser usado em vez de τ no cálculo de tpHLe tpLH .


Sec. 4 Bibliografia 30/30

A

B C

R1 R2 R3 R4 R5

R6 R7

C1 C2 C3 C4 C5

C6 C7

A

B C

R1 R2 R3 R4 R5

C1 C2 C3 C4 C5

CBCB=C6+C7

TBC

TBC=R6(C6+C7)+R7C7

2 3 4 5

6 7

1

Figura 26: Árvores RC: modelo de Elmore.

Não esquecer que se trata apenas de uma aproximação de primeira ordem,e que tende a fornecer uma estimativa por excesso do verdadeiro atraso.

A expressão do atraso de Elmore tem uma natureza hierárquica. Umaparte da árvore (por exemplo, o ramo B → C da figura 25) pode ser repre-sentado pela sua capacidade total (CB = C6 + C7) para fins de cálculo doseu efeito de carga sobre o ramo principal. Mais ainda, o atraso de Elmoredo ramo B → C pode ser calculado, somando o atraso do ramo desse ramo,TBC , ao atraso do ponto de origem do ramo, TAB .

Apesar dos erros de aproximação associados a este método de cálculo, oatraso de Elmore é muito usado em ferramentas de CAD porque pode serfacilmente calculado.

Bibliografia

[1] Randall L. Geiger, Phillip E. Allen, and Noel R. Strader. VLSI Design Techni-

ques for Analog and Digital Circuits. McGraw-Hill, 1990.

[2] Sung-Mo Kang and Yusuf Leblebici. CMOS Digital Integrated Circuits.McGraw-Hill, 2 edition, 1999.

[3] Jan M. Rabaey, Anantha Chandrakasan, and Borivoje Nikolić. Digital Integra-

ted Circuits: A Design Perspective. Prentice Hall, 2 edition, 2003.

[4] John P. Uyemura. Circuit Design for CMOS VLSI. Kluwer Academic Pu-blishers, 1992.


Circuitos CMOS: Um resumo - web.fe.up.ptjcf/ensino/disciplinas/mieec/pcvlsi/2007-08a/... · O...

Documents

Transcript of Circuitos CMOS: Um resumo - web.fe.up.ptjcf/ensino/disciplinas/mieec/pcvlsi/2007-08a/... · O...