Cap 01 BloclogBas Exp 01 12

Captulo 1 Blocos Lgicos Bsicos

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CAPTULO 1

BLOCOS LGICOS BSICOS

INTRODUO

Como em circuitos digitais a base de todos os componentes so os gates lgicos, existe anecessidade de se estudar os circuitos lgicos bsicos como lgica E, OU, INVERSORA, OU-EXCLUSIVA, entre outras. Estes circuitos podem ser encontrados na srie TTL 74, como os CIs74LS00, 74LS08, 74LS32.

OBJETIVO

As experincias apresentadas neste captulo tm como objetivo demonstrar as funes lgicasbsicas e alguns circuitos integrados da famlia TTL. Outro objetivo deste captulo apresentar ademora de propagao do sinal eltrico em circuitos integrados.

MATERIAL NECESSRIO

Placa de experincias ED01;Mdulo Universal 2000.

PROCEDIMENTO

Todas as experincias relatadas neste captulo esto prontas na placa ED01.

Para selecionar a experincia que ser executada, deve-se colocar as chaves G, H, I eJ nas seguintes posies:

Experincia Chave G Chave H Chave I Chave J Descrio1 E de duas entradas2 1 E de quatro entradas3 1 OU de duas entradas4 1 1 OU de quatro entradas5 1 INVERSOR6 1 1 1 NO-E de duas entradas7 1 NO-E de trs entradas8 1 1 NO-E como INVERSOR9 1 1 NO-OU de duas entradas

10 1 1 1 NO-OU de trs entradas11 1 1 NO-OU como INVERSOR12 1 1 1 OU-EXCLUSIVO

Figura 1 - Tabela de descrio das experincias

A chave TTL/CMOS deve estar na posio TTL, caso contrrio a placa deexperincias poder ser danificada.


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EXPERINCIAS 1 e 2 : FUNO LGICA E

RESUMO

A funo E definida como:

Produz uma sada 1 somente quando todas as entradas forem 1.

Desta maneira, o circuito lgico E dar um nvel alto (1) na sada quando todas as entradasestiverem em nvel lgico alto (1). A figura 2 mostra a tabela verdade, o smbolo e a expressobooleana para o gate E.

Figura 2 - Gate E - a) Tabela Verdade - b) Smbolo - c) Expresso Booleana

OBJETIVO

A familiarizao com os GATES E, tabela verdade, conceito de entradas mltiplas e demora depropagao.

EXPERINCIA 1 : E DE DUAS ENTRADAS

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chaves G, H, I e J na posio ;6. A figura 3 mostra a pinagem do CI 74LS08:



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Figura 3 - Lay-out do CI 74LS08

7. O circuito a ser verificado ser o da figura 4:

Figura 4 - Circuito com o GATE E

8. Completar a tabela da figura 5.

ENTRADAS SADASA B L = A . B 1 NOTA: O led aceso1 1 indica 1, apagado .1

Figura 5 - Tabela Verdade da Funo E de duas entradas


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EXPERINCIA 2 : E DE QUATRO ENTRADAS

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chaves G, H e I na posio e a chave J na posio 1;6. O circuito a ser verificado o da figura 6;

Figura 6 - Circuito E de 4 entradas


ENTRADAS SADASA B C D L = ABCD 1 1 1 1 1 1 1 1 1 1 1 11 1 11 1 1 1 11 1 1 1 11 1 1 1 1 1 1

Figura 7 - Tabela Verdade do GATE E de 4 entradas


L0 = (ABC)D = ABCD

(AB)C = ABCAB

AB

C

D

12

3

45

6

109

8

74LS08

74LS08

74LS08


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8. Observao: No circuito testado foi montado um gate E de 4 entradas usando gatesE de duas entradas. Usando as propriedades da lgebra de Boole foi feito:

L = ABCD = (((AB) C) D)

Em termos de blocos lgicos, teremos o mostrado na figura 8.

Figura 8 - Gate E de 4 entradas

DEMORA DE PROPAGAO (DELAY TIME)

o tempo requerido para a sada do gate mudar de estado aps as entradas terem mudado.Um gate TTL tpico possui uma demora de propagao de 10ns. Esta demora de propagaodepende da tenso de alimentao, temperatura ambiente e da carga capacitiva de sada.O significado de algumas simbologias referentes a tempo e encontradas nas folhas de dadosso:

tPLH - Demora de propagao quando a sada est mudando de um nvel (baixo), para um nvel 1 (alto).tPHL - Demora de propagao quando a sada est mudando de um nvel 1 (alto),para um nvel (baixo).

Ambos os parmetros, tPHL e tPLH, so medidas com respeito ao pulso de entrada. Os circuitosdas figuras 9 e 11 ilustram a demora de propagao. Devido a estes tempos estarem na ordemde nanosegundos no podero ser observados a olho nu, e sim com o uso de equipamentos dealta freqncia.

Figura 9 - Circuito para teste de demora de propagao

Na figura 9, se A = 1, C = 1 e os pinos 2 e 12 esto ligados a um gerador de pulso () com umafreqncia de 1Hz e com largura de pulso menor que a demora de propagao do bloco lgico,ento a sada (pino 11) ficaria constantemente em zero, devido aos instantes de ocorrncia dospulsos nos pinos 12 e 13 acontecerem em momentos no coincidentes. A figura 10 ilustra estesatrasos.

L0ABCD


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Figura 10 - Formas de ondas correspondente a Figura 9

Figura 11 - Circuito para teste de demora de propagao

Na figura 11, se A = 1 e B = 1, na sada teramos um pulso a cada segundo, com durao igualao instante de coincidncia dos pulsos. A figura 12 ilustra estes atrasos.

Figura 12 - Formas de onda correspondente a Figura 11

Disto conclui-se que devido Demora de Propagao de cada gate na figura 9, o sinal aplicadono pino 2 vai chegar a entrada do gate de sada aps ter terminado o pulso introduzido na outraentrada deste gate; desta maneira a sada permanece em zero. Na figura 11, o atraso no suficiente, de maneira que os sinais chegam a tempos prximos um do outro no gate de sada,dando assim uma sada adequada, isto, um pulso.


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EXERCCIOS

a) Em um gate E de 3 entradas A, B e C, para A = 1, B = 1 e C = a sadaser:

1. 1

2.

3. Indeterminada

b) Se ligarmos todas as entradas de um gate E a uma s chave, a sada ser:

1. Igual a entrada

2. O inverso da entrada

3. A funo OU

c) A sada de um gate E de 3 entradas pode ser representada pela expressoBooleana:

1. (A . B . C )

2. (A . B) C

3. A (B . C )

4. (B C) A

5. C . A . B

EXPERINCIAS 3 e 4 : FUNO LGICA OU

RESUMO

A funo OU definida como:

Se uma ou mais entradas forem 1 a sada ser 1.

Desta maneira, o circuito lgico OU dar uma sada alta (1) se pelo menos uma de suasentradas estiver no nvel alto (1). A figura 13 mostra a tabela verdade, o smbolo e a expressobooleana para o gate OU.


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Figura 13 - Gate OU - a) Tabela Verdade - b) Smbolo Lgico - c) Expresso Booleana

OBJETIVO

Neste ponto ser examinado a tabela verdade do gate OU e o conceito de mltiplas entradas.

EXPERINCIA 3 : OU DE DUAS ENTRADAS

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chaves G, H e J na posio e a chave I em 1;6. A figura 14 mostra a pinagem do CI 74LS32:


7. O circuito a ser testado ser o da figura 15.



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Figura 15 - Circuito com o Gate OU


ENTRADAS SADASA B L = A + B 11 11

Figura 16 - Tabela Verdade do Gate OU

EXPERINCIA 4 : OU DE QUATRO ENTRADAS

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chaves G e H na posio e as chaves I e J em 1;6. A figura 17 mostra o circuito a ser verificado:



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Figura 17- Circuito OU de 4 entradas


ENTRADAS SADASA B C D L = A+B+C+D 1 1 1 1 1 1 1 1 1 1 1 11 1 11 1 1 1 11 1 1 1 11 1 1 1 1 1 1

Figura 18 - Tabela Verdade do Gate OU de 4 entradas

8. Observao: O circuito montado executou a funo de um gate OU de 4 entradas,porm usa gates OU de duas entradas. Isto foi conseguido lanando mo de umadas propriedades da lgebra de Boole que diz:

L = A + B + C + D = (((A + B) + C) + D)

Em termos de blocos lgicos, tem-se o mostrado na figura 19.

Figura 19 - Gate OU de 4 entradas

AB

C

D

12

3

45

6

1312

11 L0 = (A+B+C) + D =A+B+C+D

74LS32

74LS32

74LS32

A + B (A+B) + C = A+B+C

ABCD

L0


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ANLISE DE DEMORA

O circuito das figuras 20 e 21 ilustram a demora de propagao.

Figura 20 - Circuito do Gate OU com 4 entradas

Na figura 20, se B = , C = e os pinos 1 e 12 so ligados a um gerador de pulso negativo ( )com uma freqncia de 1Hz e com largura de pulso menor que a demora de propagao, ter-se- na sada, pino 11, a forma de onda apresentada na figura 20. Isto porque o pulso negativo deentrada sofre atrasos diferentes, provocando pulsos adicionais na sada.

Figura 21 - Circuito do Gate OU de 4 entradas com demora reduzida


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Na figura 21, se B = , C = e os pulsos negativos de 1Hz so aplicados aos pinos 1 e 5, asada, pino 11, apresentaria a forma de onda da figura 21. Isto porque, neste caso, os atrasosseriam de um nico bloco lgico e aplicados ao circuito de sada em instantes coincidentes.Disto conclui-se que apesar dos circuitos das figura 20 e 21 terem expresses lgicasequivalentes, o circuito da figura 21 introduz menor demora de propagao e,consequentemente, poder operar em maiores freqncias.

EXERCCIOS

a) Em um bloco OU de 4 entradas A, B, C e D, para A = 1, B = , C = e D= , a sada ser:

1. Alta (1 )

2. Baixa ( )

3. Indeterminada

b) Se temos disponvel gates OU de 2 entradas, quantos gates sonecessrios para se executar uma funo OU de 8 entradas?

1. 1

2. 2

3. 5

4. 7

5. 9

6. 10

7. Nenhuma das anteriores

c) Tem-se disponvel um gate OU de 5 entradas e deseja-se executar aexpresso L = A+ B. O que deve ser feito com as outras entradas?

1. Ligar ao potencial 1

2. Ligar ao potencial

3. Deixar flutuando

4. Ligar a uma entrada usada

d) Se a sada do gate OU baixa () isto indica que:

1. Todas as entradas so altas

2. Uma entrada alta (1)

3. Uma entrada baixa ()

4. Todas as entradas so baixas ( )


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EXPERINCIA 5 : FUNO LGICA INVERSORA

RESUMO

O gate INVERSOR providencia na sada um nvel lgico que o inverso do nvel lgico daentrada. A tabela da figura 22 a. ilustra esta operao.

Figura 22 - Gate INVERSOR - a) Tabela Verdade - b) Smbolos Lgicos - c) ExpressoBooleana

OBJETIVO

Neste ponto ser examinado a tabela verdade do gate INVERSOR e algumas aplicaes do gateINVERSOR como BUFFER e gerador de atraso.

EXPERINCIA 5 : INVERSOR

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chave H na posio 1 e as chaves G, I e J na posio ;6. A figura 23 mostra a pinagem do CI 74LS04:



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7. O circuito a ser observado o da figura 24.

Figura 24 - Circuito com o gate INVERSOR


ENTRADAS SADAS

A L = A1

Figura 25 - Tabela Verdade do Gate INVERSOR

1 2 3 4 5 6 7

891011121314

74LS04

+5V

A L0 COMUM

1 2 3 4 5 6 7

891011121314

74LS04

VCC

GND


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ANLISE DE DEMORA

Os gates INVERSORES podem ser usados para introduzir demora de propagao em umadeterminada linha. Usados em cascata, como mostra a figura 26, cada gate INVERSOR introduzum atraso tpico de 10ns, para TTL padro.

Figura 26 - Gates NO funcionando como Delay (atraso)

FAN-OUT

Um parmetro importante dos circuitos integrados a quantidade de outros gates do mesmotipo, ou cargas, que a sada de um determinado gate poder alimentar. Esta caracterstica chamada FAN-OUT e nos circuitos TTL tem valor tpico de 10.Se o circuito exige que mais de 10 cargas devam ser controladas por uma determinada sada,podemos usar gates INVERSORES como BUFFER, de maneira a aumentar este nmero. Afigura 27 ilustra este fato.

Figura 27 - Uso de Gates INVERSORES como BUFFER

O circuito original 74LS00 alimenta diretamente apenas 10 entradas, porm neste caso faz ocontrole de 19, podendo ser expandido para 100.


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EXERCCIOS

a) O gate INVERSOR pode ser usado para inverter dois sinais ao mesmotempo.

1. Falso

2. Verdadeiro

b) Os gates INVERSORES podem ser usados como elemento de demora.

1. Falso

2. Verdadeiro

c) Os gates INVERSORES podem ser usados como BUFFER.

1. Falso

2. Verdadeiro

d) Um nmero par de gates INVERSORES ligados em srie:

1. Inverte o sinal de entrada

2. Mantm o mesmo sinal de entrada

EXPERINCIAS 6 A 8 : FUNO LGICA NO-E

RESUMO

A funo NO-E pode ser definida como:

"Produz uma sada somente quando todas as entradas so 1."

Em suma, o gate NO-E o complemento do gate E. A figura 28 mostra a tabela verdade, osmbolo e a expresso lgica do gate NO-E.


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Figura 28 - Gate NO-E - a) Tabela Verdade - b) Smbolo - c) Expresso Booleana

OBJETIVO

Ser examinada a tabela verdade do gate NO-E, a maneira de montar o circuito NO-E commltiplas entradas e sua utilizao como gate INVERSOR.

EXPERINCIA 6 : NO-E DE DUAS ENTRADAS

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chaves H, I e J na posio 1 e a chave G na posio ;6. A figura 29 mostra a pinagem do CI 74LS00:




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7. A figura 30 mostra o circuito a ser utilizado:

Figura 30 - Circuito com um Gate NO-E


ENTRADAS SADAS

A B L = AB 11 11

Figura 31 - Tabela Verdade do Gate NO-E

EXPERINCIA 7 : NO-E DE TRS ENTRADAS

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar a chave G na posio 1 e as chaves H, I e J na posio ;6. O circuito a ser utilizado est mostrado na figura 32:



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Figura 32- Circuito do Gate NO-E de 3 entradas


ENTRADAS SADAS

A B C L = ABC 1 1 1 11 1 11 1 1 1 1

Figura 33- Tabela Verdade do Gate NO-E de 3 entradas

8. O circuito montado na figura 32 pode ser representado simbolicamente como mostraa figura 34.

Figura 34 - Gate NO-E de 3 entradas (smbolo)

EXPERINCIA 8 : GATE NO-E FUNCIONANDO COMO INVERSOR

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Colocar as chaves G e J na posio 1 e as chaves H e I na posio ;5. A figura 35 mostra o circuito a ser verificado:


910

8L0 = (AB)C = ABC

AB = ABAB

45

612

3AB

C

7400

7400

7400


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Figura 35 - Gate NO-E funcionando como inversor


ENTRADAS SADAS

A L = A1

Figura 36 - Tabela Verdade do Gate NO-E funcionando como inversor

7. O gate NO-E quando tem as entradas ligadas no mesmo ponto, ou quando usadaapenas uma das entradas deixando as outras flutuando funciona como um gateNO. Na figura 35 a entrada do circuito equivale a 1 unidade de carga quando emnvel lgico baixo e a 2 unidades de carga quando em nvel lgico alto.

EXERCCIOS

a) Em um gate NO-E de 3 entradas, duas entradas so conectadas ao +5ve a terceira ligada a chave A, a sada ser:

1. A

2. A

3. 1

4.

b) Com gates NO-E pode-se executar qualquer expresso Booleana.

1. Certo

2. Errado


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EXPERINCIAS 9 a 11 : FUNO LGICA NO-OU

RESUMO

A funo NO-OU pode ser definida como:

"Produz uma sada se uma ou mais entradas forem 1."

Isto quer dizer que o gate NO-OU complemento do gate OU. A figura 37 mostra a tabelaverdade, o smbolo e a expresso Booleana do gate NO-OU.

Figura 37 - Gate NO-OU - a) Tabela Verdade - b) Smbolo Lgico - c) Expresso Booleana

OBJETIVO

Ser examinada a tabela verdade do gate NO-OU, seu uso como inversor e implementao degates NO-OU com mltiplas entradas utilizando gates de duas entradas.

EXPERINCIA 9 : NO-OU DE DUAS ENTRADAS

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chaves G e I na posio 1 e as chaves H e J em ;6. A figura 38 mostra a pinagem do CI 74LS02:



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7. O circuito a ser verificado o mostrado na figura 39:

Figura 39 - Circuito com o Gate NO-OU


ENTRADAS SADAS

A B L = A+B 11 11

Figura 40 - Tabela Verdade do Gate NO-OU


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EXPERINCIA 10 : NO-OU DE TRS ENTRADAS

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chaves H na posio e as chaves G, I e J em 1;6. O Circuito a ser testado o da figura 41:

Figura 41 - Gate NO-OU de 3 entradas


ENTRADAS SADAS

A B C L = A+B+C 1 1 1 11 1 11 1 1 1 1

Figura 42 - Tabela Verdade do Gate NO-OU de 3 entradas


A+B A+B = A+B

AB

C

56

423

1

1112

13L0 = (A+B)+C = A+B+C

7402 7402

7402


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EXPERINCIA 11 : GATE NO-OU FUNCIONANDO COMO INVERSOR

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chaves G e H na posio 1 e as chaves I e J na posio ;6. O Circuito a ser testado o da figura 43:

Figura 43 - Circuito com Gate NO-OU funcionando como inversor


ENTRADAS SADASA L1

Figura 44 - Tabela Verdade do Gate NO-OU com as Entrada ligada ao mesmo ponto

EXERCCIOS

a) Se uma entrada de um gate NO-OU 1 e as outras so desconhecidas,podendo ser 1 ou , qual ser a sada:

1. 1

2.

3. Indeterminada

b) Para implementar a funo S = A + B + C + D, usando gates NO-OU de

duas entradas e sem o uso da lgica por fios, quantos gates sonecessrios?

1. 2

2. 4

3. 6

4. 8



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c) A Lgica por fios

1. uma boa prtica em TTL

2. Reduz o nmero de gates necessrios

3. Pode ser usadas com vrias sada de gates ligadas juntas

d) Com gates NO-OU pode-se executar qualquer expresso Booleana.

1. Errado

2. Certo

EXPERINCIA 12 : FUNO LGICA OU-EXCLUSIVO

RESUMO

O gate OU-EXCLUSIVO um gate OU modificado, no qual uma entrada 1 produz uma sada 1,porm se mais de uma entrada for 1 a sada ser . Ainda, se todas as entradas forem asada ser . Deste modo podemos definir a funo OU-EXCLUSIVO como:

"Produz uma sada 1 somente se as entradas forem diferentes."

A figura 45 apresenta uma tabela verdade, smbolo e expresso Booleana do gate OU-EXCLUSIVO.

Figura 45 - Gate OU-EXCLUSIVO - a) Tabela Verdade - b) Smbolo - c) Expresso Booleana

OBJETIVO

Ser examinada a utilizao de gates OU-EXCLUSIVO disponveis em CI.


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EXPERINCIA 12 :OU-EXCLUSIVO DE DUAS ENTRADAS

1. Desligar o Mdulo Universal 2000;2. Colocar a chave TTL/CMOS na posio TTL;3. Encaixar a placa de experincias ED01 no SLOT H do Mdulo Universal 2000;4. Ligar o Mdulo Universal;5. Colocar as chaves G, H e J na posio 1 e a chave I na posio ;6. A figura 46 mostra a pinagem do CI 74LS86:


7. O circuito a ser verificado o da figura 47:

Figura 47 - Gate OU-EXCLUSIVO

8. Completar as tabelas das figuras 48 e 49.

ENTRADAS SADASA B L = A B 11 11



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Figura 48 - Tabela Verdade do Gate OU-EXCLUSIVO


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ENTRADAS SADASA B L 1 11 1

Figura 49 - Tabela Verdade do Gate OU-EXCLUSIVO funcionando como um InversorProgramvel

9. Observar na tabela da figura 49 que quando B = , a sada do gate OU-EXCLUSIVOapresenta o nvel lgico idntico ao da entrada A. Porm, quando B = 1 a sada o inversode A. Deste modo, o gate OU-EXCLUSIVO pode ser usado como um inversor programvel;se uma das entradas no h inverso, porm se for 1 h inverso do nvel lgico daoutra entrada.

EXERCCIOS

a) O gate OU-EXCLUSIVO produz uma sada 1 se:

1. Ambas as entradas forem

2. As entradas forem estados contrrios

3. Ambas as entradas forem 1

4. Nenhuma das respostas anteriores

b) O gate OU-EXCLUSIVO produz uma sada se as entradas forem as

mesmas.

1. Verdade

2. Falso

c) Para usar o gate OU-EXCLUSIVO como inversor:

1. As entradas devem ser 1 simultaneamente

2. As entradas devem ser simultaneamente

3. Uma entrada deve ser sempre

4. Uma entrada deve ser sempre 1

Figura 1 - Tabela de descrio das experinciasFigura 3 - Lay-out do CI 74LS08Figura 14 - Lay-out do CI 74LS32Figura 16 - Tabela Verdade do Gate OUFigura 18 - Tabela Verdade do Gate OU de 4 entradasFigura 19 - Gate OU de 4 entradasFigura 21 - Circuito do Gate OU de 4 entradas com demora reduzidaFigura 23 - Lay-out do CI 74LS04Figura 29 - Lay-out do CI 74LS00Figura 33- Tabela Verdade do Gate NO-E de 3 entFigura 35 - Gate NO-E funcionando como inversorFigura 36 - Tabela Verdade do Gate NO-E funcionEXPERINCIA 9 : NO-OU DE DUAS ENTRADASEXPERINCIA 10 : NO-OU DE TRS ENTRADASEXPERINCIA 11 : GATE NO-OU FUNCIONANDO COMO INEXERCCIOSEXPERINCIA 12 : FUNO LGICA OU-EXCLUSIVORESUMOOBJETIVOEXPERINCIA 12 :OU-EXCLUSIVO DE DUAS ENTRADASEXERCCIOS

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