Post on 22-Jul-2022
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Spi
na
PCS 2304
Sistemas Digitais 2
Módulo 02 – Biestáveis
Edison Spina
versão: 2.0 es (ago de 2.016)
Spi
na
Circuitos Lógicos Sequenciais– Os circuitos lógicos podem ser divididos em duas classes:
Circuitos Combinatórios & Circuitos Sequenciais.
– Nos circuitos combinatórios, os valores das saídas num
instante t dependem exclusivamente dos valores das
entradas neste instante:
– Estes não têm “memória”. Ex.: porta NAND
◦ 00 → 1 ; 01→ 1; 10→ 1; 11 → 0.
x1 z1
…x2xn
z2zm
…zi(t) = fi(x1(t), x2(t), x3(t), ... ,xn(t))
i = 1, 2, ..., m
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Spi
na
Circuitos Lógicos Sequenciais
Spi
na
Circuitos Lógicos Sequenciais
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Spi
na
Estado
� “The state of a sequential circuit is a collection of state variables whose values at any time contain all the information about the past necessary to account for the circuit’s future behavior”
Herbert Hellerman’s Digital - Computer Principles (McGraw-Hill, 1967)
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Spi
na
Variáveis de Estado� Não estão necessariamente associadas a algum significado
físico
� Representam um determinado sistema sequencial
� Podem ser escolhidas de várias maneiras
� Em circuitos digitais são os valores binários de sinais do diagrama lógico do circuito
� N variáveis de estado representam 2n estados
� O número de estados pode ser muito grande mas é finito(daí o nome Finite State Machines)
� Clock é o sinal que determina o momento das alterações do valor lógico do estado em Circuitos Digitais
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na
Circuitos Lógicos Sequenciais
Spi
na
Estado de um circuito sequencial
entradas saídas
próximo estado
circuito combinatório Elementos
de memóriaestadoatual
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Spi
na
Classes de Circuitos Sequenciais
– Nos circuitos síncronos, as alterações nas saídas ocorrem em instantes específicos, sincronizadoscom a ocorrência de um sinal numa entrada especial denominada relógio (clock).
– Nos circuitos assíncronos, as alterações nas saídas ocorrem em qualquer instante, de acordo com alterações dos valores nas entradas.
Spi
na
Clock ou relógio
� Mudanças de estado em circuitos síncronos ocorrem em momentos especificados por um sinal de clock.
� Definições para o clock:
◦ Nível ativo;
◦ Período;
◦ Frequência;
◦ Duty cycle.
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na
Clock ou relógio
� Clock ativo em Alto ou Baixo:
◦ Ativo em Alto, se transições de estado ocorrem na borda de subida ou quando o sinal de clock está em 1;
◦ Ativo em Baixo, caso contrário.
� Período:
◦ Intervalo de tempo entre duas transições do clock no mesmo sentido.
Spi
na
Clock ou relógio
� Frequência:
◦ Inverso do período.
� Duty Cycle:
◦ Relação entre o tempo “ativo” e o período.
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Spi
na
Definições: Clock ativo em Alto
◦ Período = TCLK
◦ Frequência = 1/ TCLK
◦ Duty cycle = tH / TCLK
CLK
tH tL
TCLK
Transições de estado ocorrem aqui
Spi
na
Definições: Clock ativo em Baixo
◦ Período = TCLK
◦ Freqüência = 1/ TCLK
◦ Duty cycle = tL / TCLK
CLKtHtL
TCLK
Transições de estado ocorrem
aqui
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na
Elementos de Memória
– Para guardar os valores passados das entradas, utiliza-se a noção de estado.
– Um circuito sequencial síncrono: uma implementação de uma máquina de estados de número finito de estados.
– Questão fundamental:
◦ Como implementar um estado? ou◦ Como armazenar uma informação quando ela
não está mais presente?
Spi
na
� Circuito biestável mais simples◦ Sem entradas: sistema se estabiliza quando energizado
◦ Dois estados: variável de estado Q = 0 ou 1
Elementos Biestáveis
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na
Elementos Biestáveis
� Meta estabilidade◦ Poderia permanecer nesse estado para sempre
(não um estado binário/digital)
Spi
na
Comportamento Meta-estável
� Circuito altamente realimentado◦ Realimentação leva o estado meta-estável para um dos
estados estáveis
� Qualquer circuito biestável é suscetível à existência dessa meta estabilidade
� Pouca energia é suficiente para tirar do meta-estado.
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Spi
na
Elementos de Memória
− Os circuitos básicos que implementam a função de memória são denominados biestáveis ou flip-flops ou latches.
− Existem diversos tipos de flip-flops elatches
− RS (SR)
− D
− JK
− T
Spi
na
Latch RS Negativoou Set-Reset ativo em Baixo, ou S’R’
� Entradas: S’ (set’) e R’(reset’)
� Saídas: Q (quiescente) e Q’ ou Q
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na
Latch RS Negativo – Representação Alternativa
Latch RS Negativo
Spi
na
Latch RS Negativo
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na
Latch RS Negativo
– O circuito “lembra” a última entrada que assumiu o valor 0.
– O valor é proibido pois– não se deseja o mesmo valor para – se após tem-se , o circuito
pode oscilar (caso o atraso nas portas seja idêntico) ou ter um comportamento não determinístico (não se sabe qual saída irá parar em “1” ou em “0”).
Q e QS = R = 0
S = R = 0 S = R = 1
Spi
na
Latch RS NegativoQ(t+1) = Q(t)
memória
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na
Latch RS (ou Set-Reset, ou SR)� Entradas: S (set) e R (reset)
� Saídas: Q (quiescente) e Q’ ou QEntradas ativas em 1
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na
Latch RS (ou Set-Reset, ou SR)
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na
Latch RS (ou Set-Reset, ou SR)
– O circuito “lembra” a última entrada que assumiu o valor 1.
– O valor S = R = 1 é proibido pois– não se deseja o mesmo valor para .
– se após S = R = 1 tem-se S = R = 0, o circuito pode oscilar (caso o atraso nas portas seja idêntico) ou ter um comportamento não determinístico.
Spi
na
Latch RS (ou Set-Reset, ou SR)
0 0 0 1
1 0 0 1
Q(t)S(t)R(t)
00 01 11 10
Q(t+1)
0
1
Q(t+1) = S(t) · R(t) + R(t) · Q(t)− Desvantagem: também tem configuração proibida
nas entradas.
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na
Latch RS com Clock
� Inclui uma entrada de “Clock “ou Enable
•
R
C
S
R + C
S + C
•
•Q
Q
Q
QS
C
R
SÍMBOLO FUNCIONAL
Eranzini /1996
FIGURA 7.5 - FLIP-FLOP SET-RESET COM CONTROLE
RS negativo
RS Positivo
Spi
na
Latch RS com Clock
Desvantagem: quando C = 1, ainda tem configuração proibida nas entradas.
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na
Latch RS com clock
� Ex. Carta ou Diagrama de Tempos
C
S
R
Q
• •
• •
Eranzini / 1996
set
reset
proibido
reset
setignorado
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na
Latch D sensível ao Nível
� Clock ativo em 1
� Q = D
� Clock = 0
� Q(t) = Q(t-1)
•C
D•
B = D + C
A = D + C
•
•Q
Q
Q
QD
C
SÍMBOLO FUNCIONAL
Eranzini / 1996
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na
Latch D sensível ao Nível
� Representação alternativa.
Spi
na
Latch D sensível ao Nível 1
Não existe mais configuração proibida nas entradasDesvantagem: não se consegue armazenar um
valor preciso de D caso este se altere enquanto C = 1
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na
Latch D sensível ao Nível 1
� Carta ou Diagrama de Tempos
Latch D
1
2 3
Observar que os valores de D presentes nos instantes 1 , 2 , e 3,ficam armazenados na saída até o nível de C voltar a ser UM.
C
Q
D
Eranzini / 1996
Spi
na
Flip-Flop J-K
� Duas entradas J e K ◦ Análogas a Set e Reset
•
1
2
J
C
K
•
••
•A
B
3
4 •
•
Q
Q
∆∆
Atrasos:
Porta 1 : 1
Porta 2: 2
etc
Eranzini / 1996
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na
Flip-Flop J-K
J k função0 0 Q(t) 0 1 0 1 0 Q’(t)+Q(t) =11 1 Q’(t)
inverte
Spi
na
Flip-Flop J-K
J K Q(t) Q(t+1) Observação
0
0
0
0
0
1
0
1 MANTÉM
0
0
1
1
0
1
0
0 RESET
1
1
0
0
0
1
1
1 SET
1
1
1
1
0
1
1
0 INVERTE
20
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na
Flip-Flop J-K
– Aparentemente, não existe configuração proibida nas entradas, já que se J = K = 1, o flip-flop muda de estado
–No entanto, se o sinal C se mantiver no nível 1 durante um tempo maior do que o tempo de propagação ∆1 + ∆3 + ∆4 (ou ∆2 + ∆3 + ∆4 ), o flip-flop irá novamente mudar de estado!
Desvantagem: não existem valores proibidos de J e K desde que a largura do pulso do sinal C seja suficientemente estreita
Spi
na
Flip-Flop J-K Mestre-Escravo(Sensível à borda ↓)
ativa mestreativa escravo
21
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Spi
na
Flip-Flop J-K Mestre-Escravo
Variações de
11 QeQ
KeJ
alteram
não se alteram e11 QeQ
11 QeQ22 QeQ assumam valores
que dependem de
Mestre Ativo
Escravo Inativo
Mestre Inativo
Escravo Ativo0=C
1=C
Não existem mais configurações proibidas nas entradasquando C = 1, os sinais J e K devem manter seu valor.
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na
•Q
1
Q
Q
1
MESTRE
•
•
•
•
ESCRAVO
•
J
•C
K •
•
•2
Q
Q
2
Eranzini / 1996
Flip-Flop J-K Mestre-Escravo
22
22
Spi
na
Flip-Flop D Mestre-Escravo (↑)
Spi
na
ativa mestre
ativa escravo
Flip-Flop D Mestre-Escravo
23
23
Spi
na
Flip-Flop D Mestre-Escravo
•
•
•CLOCK
D •
•
•Q
Q
Eranzini / 1996
S
R
1
2
3
4
5
6
F
G
– Sensível à Borda de Subida
Spi
na
Captura de1’s e captura de 0’s
46
24
24
Spi
na
Entradas
47
•Clock ativo em 1•J desaparece antes do fim do clock
Spi
na
Captura de1’s e captura de 0’s
48
25
25
Spi
na
Flip-Flop’s Sensíveis à Borda
– Problema: ter que manter entradas constantes durante o intervalo de atuação do sinal de controle (clock).
– Meta: estabelecer um instante preciso para armazenar a informação.
– Borda: o instante em que um sinal digital muda de nível lógico.◦ Borda de subida (↑): muda de 0 para 1;
◦ Borda de descida (↓): muda de 1 para 0.
Spi
na
Flip flops sensíveis à borda
Parâmetros de temporização:� tpLH
Tempo de propagação do nível lógico 0 (low) para 1 (high);� tpHL
Tempo de propagação do nível lógico 1 (high) para 0 (low);� tsetup (ts)
Tempo que D deve se manter estável antes da borda do clock;� thold (th)
Tempo que D deve se manter estável após a borda do clock;
26
26
Spi
na
Flip flops sensíveis à borda
tsetup tholdtpHL tpLH
divisor por 2 que só é possível quando tp > tH
Spi
na
Circuitos Lógicos Sequenciais
ts th
Clock
tp > tH
27
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na
Flip-Flop RS sensível à borda
Spi
na
Flip-Flop RS sensível à borda
� Detector de Borda – Circuito auxiliar .
28
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na
Flip-Flop RS sensível à borda
Spi
na
Flip-Flop JK sensível à borda
29
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Spi
na
Flip-Flop JK sensível à borda
Spi
na
Flip-Flop D Sensível à Borda de Subida
30
30
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na
Flip-Flop D Sensível à Borda de Subida
Spi
na
Representação de Flip-Flop’s Sensíveis à Borda
31
31
Spi
na
Aplicação: Circuito de Debouncing
Spi
na
FF tipo D com entradas assíncronas
– Nos flip-flop’s sensíveis à borda, é comum introduzir entradas do tipo set-reset assíncronas, que atuam sobre a saída independentemente do sinal do clock.
– Tais entradas servem para impor condições iniciais aos flip-flops, independentemente do sinal de clock
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Spi
na
•
(1) (2) (3)
• •
(4) (5) (6)
CLOCK
DADO
SET
Q
R
S
CLOCKC Q
QDDADO
RESET
SET
RESET
Borda (1) : CLOCK não atua pois SET acionado
Bordas (2) e (6) : CLOCK não atua pois RESET acionadoEranzini / 1996
FF tipo D com entradas assíncronas
Spi
na
FF tipo JK com entradas assíncronas
t
33
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Spi
na
FF tipo JK com entradas assíncronas
Toggle
Em 15/8/16
Spi
na
Tabela Funcional por Tipo de Flip-Flop
34
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Spi
na
Tabela Funcional por Tipo de Flip-Flop
Toogle com Set e Reset
Spi
na
Tabela Funcional por Tipo de Flip-Flop
35
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Spi
na
Símbolo funcional Tabela funcional
Flip-Flop tipo D – Sensível à borda de descida do clock
Entradas SaídasD Ck Q Q
0 10 1 1 0
D Q
QCK
S
R
Tabela Funcional por Tipo de Flip-Flop
Spi
na
EntradasJ K Ck
SaídasQ QQ Q0 0 0 10 1 1 01 0 Q Q1 1
Símbolo funcional Tabela funcional
J Q
Q
CK
K
S
R
Flip-Flop tipo JK – Sensível à borda de subida do clock
Tabela Funcional por Tipo de Flip-Flop
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36
Spi
na
EntradasJ K Ck
SaídasQ QQ Q0 0 0 10 1 1 01 0 Q Q1 1
Símbolo funcional Tabela funcional
J1 Q1
Q1
CK
K1
S
R
Flip-Flop tipo JK – Sensível à borda de descida do clock
Tabela Funcional por Tipo de Flip-Flop
Spi
na
Conversão de Flip-Flops
� É possível converter um Flip-Flop em outro usando alguma lógica adicional◦ Exemplo: Flip-Flop D → Flip-Flop JK
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Spi
na
Conversão de Flip-Flops
� Algumas estratégias podem ajudar a definir a lógica adicional necessária.
� Exemplos◦ Quando o número de entradas do FF alvo for maior do que o
número de entradas do FF base, pode-se usar um multiplexador para expandir o número de entradas
◦ Quando a tabela funcional do FF alvo é um subconjunto da tabela funcional do FF base, pode-se simplesmente ligar os fios da entrada para impedir as entradas indesejadas
Spi
na
Conversão de Flip-Flops
� Exemplos◦ Flip-Flop tipo JK → Flip-Flop tipo D
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Spi
na
Conversão de Flip-Flops
� Exemplos◦ Flip-Flop tipo D → Flip-Flop tipo JK
Spi
na
Conversão de Flip-Flops
� Método sistemático: mapa de Karnaugh◦ Determinar lógica adicional em função do valor a ser
alimentado em Y1, Y2 dados os valores de X1, X2 e Q
Lógica adicional
CLK
Q
QCLK
X1
X2
Y1
Y2
39
39
Spi
na
Conversão de Flip-Flops
� Método sistemático: mapa de Karnaugh para definir lógica adicional◦ Exemplo 1: Flip-Flop tipo D → Flip-Flop tipo JK
� Entradas: J, K, Q; Saída: D
Lógica adicional
CLK
Q
QCLK
J
KD
00 01 11 10
0 0 0 1 1
1 1 0 0 1
JKQ
Lógica adicional em D: JQ + KQ
Spi
na
Conversão de Flip-Flops� Método sistemático: mapa de Karnaugh para definir lógica
adicional◦ Exemplo 2: Flip-Flop tipo T → Flip-Flop tipo JK
� Entradas: J, K, Q; Saída: T
Lógica adicional
CLK
Q
QCLK
JK
T
00 01 11 10
0 0 0 1 1
1 0 1 1 0
JKQ
Lógica adicional em T: JQ + KQ
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Spi
na
Conversão de Flip-Flops� Método sistemático: mapa de Karnaugh para definir lógica
adicional◦ Exemplo 3: Flip-Flop tipo JK → Flip-Flop tipo D
� Entradas: D, Q; Saídas: J, K
Lógica adicional
CLK
Q
QCLK
D
0 1
0 0x 1x
1 x1 x0
DQ
Lógica adicional em JK: J=D ; K=D
JK
Spi
na
Lição de Casa
� Leitura Obrigatória:
◦ Capítulo 7.0 do Livro Texto (itens 7.1, 7.2).
� Exercícios Obrigatórios:
◦ Capítulo 7.0 do Livro Texto.
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41
Spi
na
Livro Texto
�Wakerly, J.F.; Digital Design –
Principles & Practices; Fourth Edition, ISBN: 0-13-186389-4, Pearson & Prentice-Hall, Upper Saddle, River, NewJersey, 07458, 2006.